[发明专利]具光电效应的显示面板与应用其的电子装置无效
申请号: | 200910143981.4 | 申请日: | 2009-06-04 |
公开(公告)号: | CN101908529A | 公开(公告)日: | 2010-12-08 |
发明(设计)人: | 王文俊;刘锦璋 | 申请(专利权)人: | 胜华科技股份有限公司 |
主分类号: | H01L25/065 | 分类号: | H01L25/065;H01L27/142 |
代理公司: | 北京市柳沈律师事务所 11105 | 代理人: | 陶凤波 |
地址: | 中国台*** | 国省代码: | 中国台湾;71 |
权利要求书: | 查看更多 | 说明书: | 查看更多 |
摘要: | 本发明公开了一种具光电效应的显示面板与应用其的电子装置。一种具光电效应的显示面板,包括相互平行的第一基板与第二基板。第一基板具有像素阵列,其中,像素阵列包括多个显示像素。第二基板包括底板与黑色矩阵,其中,黑色矩阵位于底板与第一基板之间。黑色矩阵具有第一光电转换区块与第二光电转换区块。第一光电转换区块具有多个层叠设置在底板上的第一透明电极、第一半导体层与第一金属电极。第二光电转换区块具有多个层叠设置在底板上的第二透明电极、第二半导体层与第二金属电极。第二透明电极电性连接第一金属电极,由此使第二光电转换区块与第一光电转换区块串联起来。 | ||
搜索关键词: | 光电效应 显示 面板 应用 电子 装置 | ||
【主权项】:
一种具光电效应的显示面板,用以装设在电子装置中,该显示面板包括:第一基板,具有像素阵列,其中,该像素阵列包括多个显示像素;以及第二基板,平行该第一基板设置,并包括底板与黑色矩阵,其中,该黑色矩阵位于该底板与该第一基板之间,该黑色矩阵并包括:第一光电转换区块,具有层叠设置在该底板上的第一透明电极、第一半导体层与第一金属电极;以及第二光电转换区块,具有层叠设置在该底板上的第二透明电极、第二半导体层与第二金属电极,其中,该第二透明电极电性连接该第一金属电极,由此使该第二光电转换区块与该第一光电转换区块串联。
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于胜华科技股份有限公司,未经胜华科技股份有限公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/patent/200910143981.4/,转载请声明来源钻瓜专利网。
- 上一篇:发电机定子线圈涨形加工方法
- 下一篇:一种可充电电池组充电过程的控制方法
- 同类专利
- 一种多层芯片封装结构及制备方法-201910645124.8
- 任玉龙;曹立强 - 上海先方半导体有限公司
- 2019-07-17 - 2019-11-12 - H01L25/065
- 本发明公开了一种多层芯片封装结构及制备方法,其中,多层芯片封装结构,包括:多个芯片互联单元,所述多个芯片互联单元均由两个倒焊互连的芯片组成;键合层,所述多个芯片互联单元之间通过键合层键合,组成多层芯片组装单元。本发明实施例提供的多层芯片封装结构及制备方法,可实现多层芯片堆叠,封装体积小,信号传输距离更短,既可以适用于同功能芯片,也可以适用于异同功能芯片,在封装结构的正反两面均可以有芯片的功能信号引出,可实现SiP及3D封装。
- 远红外线感测阵列集成电路组合以及远红外线传感器封装-201610810334.4
- 孙志铭;黄森煌 - 原相科技股份有限公司
- 2016-09-08 - 2019-11-05 - H01L25/065
- 本发明公开一种远红外线感测阵列集成电路组合以及远红外线传感器封装,该远红外线传感器封装包含:一封装壳体以及复数个远红外线感测阵列集成电路。其中,该复数个远红外线感测阵列集成电路是设置于同一平面上,并且设置于该封装壳体的内部;该些远红外线感测阵列集成电路中之每一者包含有大小相同的远红外线感测单元阵列。
- 一种应用于以太网接口的静电防护阵列芯片封装结构-201920255053.6
- 王海青;许贵铮;刘伟强;刘杰丰;李章夏;陈泽龙 - 深圳市高特微电子有限公司
- 2019-02-28 - 2019-10-25 - H01L25/065
- 一种应用于以太网接口的静电防护阵列芯片封装结构,本实用新型涉及静电防护阵列芯片;一号金属引线框架和二号金属引线框架对称设置在环氧树脂塑料保护壳内部,且一号金属引线框架和二号金属引线框架的焊盘上均焊接固定有静电防护芯片A和静电防护芯片B;一号金属引线框架上的静电防护芯片A通过金属导线与二号金属引线框架上的静电防护芯片B电性连接;一号金属引线框架上的静电防护芯片B通过金属导线与二号金属引线框架上的静电防护芯片A电性连接。有效的降低了器件的体积及成本,且保证了保证以太网接口上的数据及后端芯片免受静电的干扰及损坏,安全性更高,实用性更强。
- 半导体器件-201510634371.X
- 锦泽笃志;团野忠敏;中村弘幸;相马治;上村圣 - 瑞萨电子株式会社
- 2015-09-29 - 2019-10-18 - H01L25/065
- 本发明提供一种半导体器件,目的在于提高半导体器件的可靠性。半导体器件具有半导体芯片(CP1、CP2)、多个引线、多个导线和将它们进行封固的封固部。半导体芯片(CP1)具有焊盘电极(P1a、P1b)和将焊盘电极(P1a、P1b)之间进行电连接的内部布线(NH)。半导体芯片(CP2)的焊盘电极(P2a)和半导体芯片(CP1)的焊盘电极(P1a)经由导线(BW1)电连接,半导体芯片(CP1)的焊盘电极(P1b)经由导线(BW2)与引线(LD1)电连接。引线(LD1)和半导体芯片(CP1)之间的距离比引线(LD1)和半导体芯片(CP2)之间的距离小。而且,焊盘电极(P1a、P1b)及内部布线(NH)都不与形成在半导体芯片(CP1)内的任意电路电连接。
- 集成电路封装衬底-201480077398.7
- M·J·马努沙罗;D·P·伍德;D·马利克 - 英特尔公司
- 2014-04-25 - 2019-10-15 - H01L25/065
- 本公开内容的实施例涉及用于设计并组装能够适于若干不同封装构造的管芯的技术和构造。在一个实施例中,集成电路(IC)管芯可以包括半导体衬底。所述管芯还可以包括:设置在所述半导体衬底上的电绝缘材料;设置在所述电绝缘材料中的多个电布线特征体,用于使电信号穿过所述电绝缘材料来进行传输;以及设置在所述电绝缘材料的表面中的多个金属特征体。在实施例中,所述多个金属特征体可以与所述多个电布线特征体电耦合。此外,所述多个金属特征体可以具有被设计为使所述管芯能够与多种不同封装构造集成的输入/输出(I/O)密度。可以描述和/或主张其他实施例。
- 具有高效率散热路径的堆叠式半导体裸片组合件及相关联系统-201580037672.2
- 萨米尔·S·瓦德哈维卡;李晓;杰斯皮德·S·甘德席 - 美光科技公司
- 2015-06-25 - 2019-10-11 - H01L25/065
- 本发明涉及具有高效率散热路径的半导体裸片组合件。在一个实施例中,半导体裸片组合件包括封装支撑衬底、电安装到所述封装支撑衬底的第一半导体裸片,及多个第二半导体裸片。所述第一裸片具有堆叠位区及从所述堆叠位区横向延伸的外围区域,且底部第二半导体裸片附接到所述第一裸片的所述堆叠位区。所述组合件进一步包含(a)附接到所述第一裸片的所述外围区域的热传递结构,所述热传递结构具有其中定位有所述第二裸片的腔,及入口,及(b)所述腔中的底部填充材料。所述底部填充材料具有在所述第二半导体裸片之间通过将所述底部填充材料通过壳体的入口端口注入到所述腔中造成的填角料。
- 制造具有高效率散热路径的堆叠式半导体裸片组合件的方法-201580037974.X
- 萨米尔·S·瓦德哈维卡;李晓;史蒂文·K·赫罗特休斯;李健;杰斯皮德·S·甘德席;詹姆士·M·戴德里安;大卫·R·亨布里 - 美光科技公司
- 2015-06-25 - 2019-10-11 - H01L25/065
- 本发明涉及用于封装半导体裸片组合件的方法。在一个实施例中,一种方法涉及封装具有第一裸片及在所述第一裸片上方布置成堆叠的多个第二裸片的半导体裸片组合件,其中所述第一裸片具有从所述第二裸片堆叠向外横向地延伸的外围区域。所述方法可包括将热传递结构耦合到所述第一裸片的所述外围区域且使底部填充材料流入所述第二裸片之间。所述底部填充材料是在将所述热传递结构耦合到所述第一裸片的所述外围区域之后流入,使得所述热传递结构限制所述底部填充材料的横向流动。
- 用于最小化串扰的集成电路连接布置-201880012916.5
- S.L.涂;M.A.斯图伯;B.塔斯巴斯;S.B.莫林;R.蒋 - 斯兰纳亚洲有限公司
- 2018-02-14 - 2019-10-08 - H01L25/065
- 一种半导体封装,包括:引线框架,其具有周边封装引线和接地电压引线;底部半导体管芯,其倒装芯片安装到所述引线框架;以及顶部半导体管芯。所述底部半导体管芯具有:第一正面有源层,其具有电连接到所述引线框架的第一正面电触点;第一背面部分;以及隐埋氧化物层,其位于所述第一正面有源层与所述第一背面部分之间。所述顶部半导体管芯安装到所述第一背面部分。所述第一正面有源层包括通过背面电连接经由所述隐埋氧化物层电连接到所述第一背面部分的电路。所述底部半导体管芯的所述第一背面部分通过所述第一正面电触点中的第一电触点电连接到所述接地电压引线,以最小化串扰。
- 一种大功率同步整流器结构的三维集成方法-201910591443.5
- 马奎;杨发顺;杨勋勇;王勇勇;徐凯英;闵睿;王壮;王展峰 - 贵州大学
- 2019-07-02 - 2019-10-01 - H01L25/065
- 本发明公开了一种大功率同步整流器结构的三维集成方法,所述大功率同步整流器结构包括整流芯片和控制芯片,其特征在于所述三维集成方法包括:步骤1、将整流芯片集成在下层芯片上,控制芯片集成在上层芯片上,所述下层芯片和上层芯片的版图选用对称结构;步骤2、将下层芯片和上层芯片进行三维堆叠;步骤3、在上下层芯片上开设信号TSV,将上下层芯片上的各个器件进行电连接;同时在上下层芯片上开设散热TSV;解决了大功率同步整流器互连线长、版图面积大、制造成本高等技术问题。
- 立体OLED照明组件及其制备方法-201910635086.8
- 庞惠卿;王静;孔凡路;谢梦兰;夏传军 - 北京夏禾科技有限公司
- 2019-07-15 - 2019-10-01 - H01L25/065
- 公开了一种立体OLED照明组件及其制备方法。所述立体OLED照明组件包含:至少两块OLED面板;其中第一OLED面板具有第一发光图形,第二OLED面板具有第二发光图形;其中第一OLED面板和第二OLED面板中至少一块是透明的;承接第一OLED面板和第二OLED面板的治具;其中第一OLED面板和第二OLED面板在治具中沿y轴彼此分开设置,其中y轴垂直于至少一个OLED面板的发光平面,并且第一发光图形和第二发光图形仅部分交叠;其中第一OLED面板和第二OLED面板的放置受限于治具;其中所述至少两块OLED面板同时照亮。所述OLED照明组件可以经济便捷的实现立体图案照明功能。
- 堆叠式封装配置及其制造方法-201680018920.3
- D·W·金;H·B·蔚;J·S·李;S·顾 - 高通股份有限公司
- 2016-03-30 - 2019-10-01 - H01L25/065
- 本公开的一些示例可包括一种层叠封装集成封装配置,包括:位于基板上方在第一平面中的第一管芯;位于第一管芯上方在第二平面中的第二管芯,该第二管芯所具有的一部分延伸超过该第一管芯;位于第一管芯上方在第二平面中的第三管芯,该第三管芯所具有的一部分延伸超过该第一管芯;位于第二管芯和第三管芯上方在第三平面中的第四管芯,该第四管芯所具有的一部分延伸超过该第二管芯和第三管芯;以及位于第二管芯和第三管芯上方在第三平面中的第五管芯,该第五管芯所具有的一部分延伸超过该第二管芯和第三管芯。
- 半导体装置及其制造方法-201810895690.X
- 竹本康男 - 东芝存储器株式会社
- 2018-08-08 - 2019-09-27 - H01L25/065
- 本实施方式提供一种半导体装置及其制造方法。实施方式的半导体装置具备第1衬底与第2衬底。将至少1个第1半导体芯片设置在第1衬底的第1面上。第1导线将第1半导体芯片与第1衬底之间电连接。第1树脂将第1半导体芯片及第1导线密封在第1面上。第1金属凸块设置在与第1面相反侧的第1衬底的第2面。第2衬底位于第1衬底的下方。将至少1个第2半导体芯片设置在第2衬底的第3面上且电连接于第1金属凸块。第2导线将第2半导体芯片与第2衬底之间电连接。第2树脂设置在第1衬底的第2面与第2衬底的第3面之间,且将第1金属凸块、第2半导体芯片及第2导线密封。第2金属凸块设置在与第3面相反侧的第2衬底的第4面。
- 电子器件和电子设备-201822118119.5
- 萱岛祐治 - 瑞萨电子株式会社
- 2018-12-17 - 2019-09-27 - H01L25/065
- 本公开涉及电子器件和电子设备,用于改进电子器件的特性。该电子器件包括形成在密封体的上表面US之上的第一再分布层和形成在密封体的底表面之下的第二再分布层。第二再分布层的厚度小于第一再分布层的厚度。
- 具有静态随机存取存储器的三维存储器件-201980000891.1
- 李跃平;侯春源 - 长江存储科技有限责任公司
- 2019-05-17 - 2019-09-27 - H01L25/065
- 具有三维(3D)存储器件的3D存储器件的实施例包括具有外围电路、SRAM单元的阵列、以及具有多个第一键合触点的第一键合层的第一半导体结构。3D存储器件还包括具有3D NAND存储器串的阵列、以及包括多个第二键合触点的第二键合层的第二半导体结构、以及第一键合层和第二键合层之间的键合界面,其中第一键合触点与第二键合触点在键合界面处接触。
- 膜基底结构、膜上芯片封装件和封装模块-201910159798.7
- 丘贞恩 - 三星电子株式会社
- 2019-03-04 - 2019-09-24 - H01L25/065
- 公开了膜基底结构、膜上芯片封装件和封装模块。可以提供膜封装件,该膜封装件包括:膜基底,具有彼此面对的第一表面和第二表面;多个输出图案,位于膜基底上并且均包括第一芯片垫和输出垫,输出垫电连接到第一芯片垫并与第一芯片垫在第一方向上分隔开;以及多个输入图案,位于膜基底上并且均包括第二芯片垫和输入垫,第二芯片垫相邻于与其对应的第一芯片垫,输入垫电连接到第二芯片垫并与第二芯片垫在第一方向上分隔开。输出图案的至少部分跨过膜基底与输入图案叠置。
- 一种立体封装SRAM存储器-201920217662.2
- 颜军;陈像;王烈洋;占连样 - 珠海欧比特宇航科技股份有限公司
- 2019-02-19 - 2019-09-24 - H01L25/065
- 本实用新型公开了一种立体封装SRAM存储器,涉及存储设备领域,包括从下至上堆叠设置的一个底板层和多个芯片层;每一芯片层分别包括一个SRAM芯片;所述底板层设有用于对外连接的引脚,所述堆叠的一个底板层和多个芯片层经灌封、切割后在周边露出电气连接引脚,并在外表面设有镀金连接线;镀金连接线将所述一个底板层和多个芯片层上露出的电气连接引脚进行相互连接;其特征在于:每一芯片层的SRAM芯片的引脚沿水平方向为拉直状。本实用新型将原料SRAM芯片引脚进行引脚打直处理再进行切割,增加了SRAM芯片沿水平方向的长度,有利于切割工艺的实施,保证了切割后产品的良率。
- 晶圆堆叠结构与芯片堆叠结构-201821793680.7
- 不公告发明人 - 长鑫存储技术有限公司
- 2018-11-01 - 2019-09-17 - H01L25/065
- 本公开提供一种晶圆堆叠结构与芯片堆叠结构。晶圆堆叠结构包括:第一晶圆,上表面包括设置为连接第一信号的第一焊盘;第一下重布线层,包括电连接于第一焊盘的第一布线;第一上重布线层,包括电连接于第一布线的第二布线,第二布线具有第一引线垫;第二晶圆,底面键合于第一上重布线层,包括设置为连接第二信号的第二焊盘和底部直接连接第一引线垫的第一硅通孔;第二下重布线层,包括电连接于第一硅通孔的第三布线和电连接于第二焊盘的第四布线;第二上重布线层,包括电连接于第三布线的第五布线和电连接于第四布线的第六布线。本公开提供的晶圆堆叠结构可以提高具有堆叠结构的芯片的制造良品率。
- 一种容量为4G×8bit的非气密三维封装NAND FLASH存储器-201920180502.5
- 牛士敏;余欢 - 西安微电子技术研究所
- 2019-01-31 - 2019-09-17 - H01L25/065
- 本实用新型公开了一种容量为4G×8bit的非气密三维封装NAND FLASH存储器,四片NAND FLASH芯片依次堆叠设置于引线框架上,上端三层NAND FLASH芯片表层设有接NAND FLASH芯片引脚的铜箔电引层,相邻两个NAND FLASH芯片之间通过固态胶膜粘接,四片NAND FLASH芯片四周外侧设有灌封胶层和外部金属镀化层引线,上端三层NAND FLASH芯片上的铜箔电引层与外部金属镀化层引线连通,最下端的NAND FLASH芯片的引脚直接与外部金属镀化层引线连通,引线框架上设有外引线,外引线连通至外部金属镀化层引线,结构上采用三维堆叠结构,将芯片与互连铜箔在高度方向交替堆叠,形成堆叠体,在与单层芯片所占面积接近的情况下实现了存储器容量的扩充,显著减少存储器器件占用PCB板的平面空间,利于系统的小型化。
- 存储器封装-201910056908.7
- 柳慧承;尹元柱;李贤义 - 三星电子株式会社
- 2019-01-21 - 2019-09-13 - H01L25/065
- 一种存储器封装包括堆叠在封装基板上的多个存储器芯片。逻辑芯片设置在多个存储器芯片和封装基板之间。逻辑芯片被配置为通过穿过多个存储器芯片的多个通孔来控制多个存储器芯片。中间芯片连接到多个通孔。中间芯片设置在多个存储器芯片与逻辑芯片之间,并且被配置为基于逻辑芯片的数据传输速率来选择多个通孔中的至少子集作为逻辑芯片与多个存储器芯片之间的数据传输路径。
- 具有散热特性的三维可堆叠式半导体组体-201810873982.3
- 林文强;王家忠 - 钰桥半导体股份有限公司
- 2018-08-02 - 2019-09-10 - H01L25/065
- 本发明提供一种具有散热特性的半导体组体,其包含有堆叠的半导体芯片,且半导体芯片热性导通至互连基板的导热垫,并借由接合线电性连接至互连基板。接合线从堆叠芯片间的初级路由电路延伸,并对应堆叠芯片与互连基板间的高度落差。此外,接合线可有效补偿堆叠芯片与互连基板间的热膨胀不匹配现象,因而提高产率及可靠度。
- 一种容量为512k×32bit的非气密三维封装SRAM存储器模块-201920180408.X
- 李晗;余欢 - 西安微电子技术研究所
- 2019-01-31 - 2019-09-03 - H01L25/065
- 本实用新型公开了一种容量为512k×32bit的非气密三维封装SRAM存储器,利用四个SRAM芯片作为三维结构堆叠层,将SRAM芯片层作为层间互连铜箔叠放层,将SRAM芯片与铜箔在高度方向交替堆叠,形成堆叠体,堆叠体经过灌封、切割、外表面镀金、外表面金属三维立体刻线工艺将四层SRAM芯片、三层层间互连铜箔、一个引线框架层的引脚接线连接成一个SRAM存储器,三维立体结构的设计,实现了在与单层芯片所占面积接近的情况下实现了4倍容量和2倍位宽的扩展;显著减少静态存储器器件占用PCB板的平面空间,利于系统的小型化;尤其适合应用于有高密度集成、小型化需求的航空、航天领域的计算机内存系统中。
- 3D集成电路-201580073361.1
- O·劳;C·刘;J-Y·陆 - 高通股份有限公司
- 2015-12-10 - 2019-09-03 - H01L25/065
- 一种三维集成电路(3D‑IC)架构纳入有多个层,每一层包括至少一个管芯和用以连接不同层上的管芯的至少一个开关。在一些方面,功率分配网络(PDN)被从第一层路由通过这些开关来向至少一个其他层供电,藉此减小这些层上的布线拥挤。这些开关可以被放置在IC封装周边的周围来改进热耗散(例如,通过改进从IC封装的中心到边沿的热传递)。这些开关可以被用于在各层间路由测试信号和/或其他信号,藉此改进测试功能性和/或故障恢复。
- 半导体装置和半导体制造工艺-201710073319.0
- 庄淳钧;戴暐航;庄滨豪 - 日月光半导体制造股份有限公司
- 2017-02-10 - 2019-08-30 - H01L25/065
- 本发明涉及一种半导体装置,其包含第一半导体管芯、第二半导体管芯以及多个支撐结构。所述第一半导体管芯包含邻近于其第一主动表面安置的多个第一凸块。所述第二半导体管芯包含邻近于其第二主动表面安置的多个第二凸块。所述第二凸块接合到所述第一凸块。所述支撐结构安置于所述第一半导体管芯的所述第一主动表面与所述第二半导体管芯的所述第二主动表面之间。所述支撐结构为电隔离且邻近于所述第二半导体管芯的所述第二主动表面的外围区安置。
- 一种立体式封装EEPROM存储器-201821963976.9
- 林周明 - 广东华冠半导体有限公司
- 2018-11-27 - 2019-08-27 - H01L25/065
- 本实用新型适用于存储器相关技术领域,提供了一种立体式封装EEPROM存储器,包括底板、镀金板和引脚,所述底板的上方连接有第一电路板,所述第一芯片的上方安装有第二电路板,所述第二芯片的上方设置有第三电路板,所述第三芯片的上方设置有第四电路板,所述第四芯片的上方安装有第五电路板,所述第五芯片的上方设置有第六电路板,所述第六芯片的上方连接有第七电路板,且第七电路板的上方连接有第七芯片,所述第七芯片的上方安装有第八电路板,且第八电路板的上方连接有第八芯片,所述引脚位于底板上,且引脚的外侧固定设置有固定板。该立体式封装EEPROM存储器,储存空间较大时占用空间较小,且电路板之间固定较为牢靠,并且对引脚具有保护功能。
- 一种容量为128k×40bit的非气密三维封装EEPROM存储器-201920177578.2
- 李梦琳;余欢 - 西安微电子技术研究所
- 2019-01-31 - 2019-08-27 - H01L25/065
- 本实用新型公开了一种容量为128k×40bit的非气密三维封装EEPROM存储器,包括引线框架和五片128k×8bit的EEPROM芯片,结构上利用五个EEPROM芯片作为三维结构堆叠层,将芯片层作为互联印制板叠放层,将芯片与互联印制板在高度方向交替堆叠,形成堆叠体,将五层芯片、五层互联印制板、一个引线框架层的引脚接线连接成一个EEPROM存储器,三维立体结构的设计,实现了在与单层芯片所占面积接近的情况下实现了容量和位宽的扩展,非气密性三维多芯片封装方式提高了模块组装密度,有效提升了整机组装时平面空间的利用率,利于系统小型化,显著减少存储器器件占用PCB板的平面空间,尤其适合应用于有高密度集成、小型化需求的航空、航天领域。
- 一种容量为1M×32bit的非气密三维封装SRAM存储器-201920180109.6
- 李晗;余欢 - 西安微电子技术研究所
- 2019-01-31 - 2019-08-27 - H01L25/065
- 本实用新型公开了一种容量为1M×32bit的非气密三维封装SRAM存储器,结构上利用八个芯片作为三维结构堆叠层,将芯片层作为层间互连铜箔叠放层,将芯片与铜箔在高度方向交替堆叠,形成三维立体结构的设计,将八片SRAM芯片的数据线分为两组引出,实现32位数据位宽的扩充;将八片SRAM芯片的选通线分别单独通过引出线引出,通过选通线实现不同芯片与数据位的选择控制;八片SRAM芯片的地址线、电源线、地线、写控制线、字节选通线和输出使能线分别连接后引出,实现了在与单层芯片所占面积接近的情况下实现了8倍容量和2倍位宽的扩展,显著减少存储器器件占用PCB板的平面空间,利于系统的小型化。尤其适合应用于有高密度集成、小型化需求的航空、航天领域。
- 一种容量为1M×8bit的非气密三维封装EEPROM存储器-201920180110.9
- 郑东飞;余欢 - 西安微电子技术研究所
- 2019-01-31 - 2019-08-27 - H01L25/065
- 本实用新型公开了一种容量为1M×8bit的非气密三维封装EEPROM存储器,包括8个相互堆叠在一起的EEPROM芯片,最下层的EEPROM芯片下端设有垫板,垫板下端固定有引线框架,引线框架上设有外引线,每个EEPROM芯片上设有引出EEPROM芯片引脚的铜箔引脚,结构上利用八个芯片作为三维结构堆叠层,将芯片层作为层间互连铜箔叠放层,形成堆叠体,利用三维立体结构的设计,八片EEPROM芯片的片选线分别单独通过引出线引出;八片EEPROM芯片的地址线连接,八片EEPROM芯片的写使能、读使能、空闲/忙分别连接后引出,在与单层芯片所占面积接近的情况下实现了8倍容量的扩展,显著减少存储器器件占用PCB板的平面空间,利于系统的小型化。尤其适合应用于有高密度集成、小型化需求的航空、航天领域。
- 用于在多芯片封装体中测试辅助部件的方法和装置-201510836557.3
- A·拉赫曼;C·H·泰赫 - 阿尔特拉公司
- 2015-11-26 - 2019-08-23 - H01L25/065
- 在减少所需的测试引脚数的同时提供了用于测试多芯片封装体的方式。该多芯片封装体可以包括耦合至多个子部件的一个主裸片。在测试过程中,在其他子部件保持空闲时该多个子部件中的一个子部件可以被选择以用于测试。该多个子部件可以通过一个共享路径接收多个测试信号。在将未选择的该多个部件置于三态模式时多个专用的选择引脚可以用于激活所选择的该子部件。也能够通过直接使用该主裸片来控制测试过程中该多个子部件的选择。若期望的话,可以从该主裸片借用该主裸片的多个通用输入‑输出(GPTO)引脚以便在测试过程中向所选择的该子部件传递多个测试信号。若期望的话,复用电路在测试过程中也可以用于选择性地将多个信号路由到该多个子部件。
- 半导体装置-201610828758.3
- 杨亨均;李炯东;权容技;文英硕;金成旭 - 海力士半导体有限公司
- 2012-03-08 - 2019-08-20 - H01L25/065
- 本发明提供一种半导体装置,包括扫描电路模块,所述扫描电路模块包括:接收部,所述接收部被配置为响应于第二控制信号而从设置在第一芯片中的另一个电路单元的输出信号和设置在第二芯片中的电路单元的输出信号中的一个来产生输出信号;以及输出部,所述输出部被配置为响应于第一控制信号而将所述接收部的输出信号输出至设置在所述第一芯片中的又一个电路单元和设置在第三芯片中的电路单元中的一个,其中,所述扫描电路模块被设置在所述第一芯片中。
- 半导体装置及其制造方法-201710140999.3
- 脇岡宽之 - 东芝存储器株式会社
- 2017-03-10 - 2019-08-16 - H01L25/065
- 实施方式提供一种能够抑制半导体芯片翘曲的半导体装置及其制造方法。实施方式的半导体装置具备衬底、第1半导体芯片、第1树脂部件、第2半导体芯片及第2树脂部件。第1半导体芯片设置在衬底的上方。第1树脂部件覆盖第1半导体芯片。第2半导体芯片设置在树脂部件之上,在隔着树脂部件与第1半导体芯片对向的部分具有凹部。第2树脂部件密封第2半导体芯片。
- 专利分类