[发明专利]分频器电路和数字锁相环电路无效
| 申请号： | 98119518.0 | 申请日： | 1998-09-16 |
| 公开（公告）号： | CN1135701C | 公开（公告）日： | 2004-01-21 |
| 发明（设计）人： | 西山清一 | 申请（专利权）人： | 索尼公司 |
| 主分类号： | H03L7/08 | 分类号： | H03L7/08 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 李亚非;陈景峻 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 分频器电路和包括它的数字PLL电路，能够抑制输出信号中的抖动，包括第一电路模块，它用输入信号作为参考时钟信号驱动串联的D-FF，并用由分频率确定信号选择的分频率对输入信号分频，产生第一分频信号；用第一分频信号作为参考时钟信号，驱动串联的D-FF的第二电路模块，和根据第二电路模块的D-FF的输出和分频率选择信号产生一个分频率确定信号的OR电路。 | ||
| 搜索关键词： | 分频器 电路 数字 锁相环 | ||
【主权项】：
1.一个分频器电路包括：包括多个串联的第一存储电路并被形成分频器的第一分频器，根据作为第一参考时钟信号的一个输入信号驱动，并通过由分频率确定信号所选择的一个分频率对所述输入信号分频，以产生第一分频信号；包括多个串联的第二存储电路并被形成分频器的第二分频器，根据作为第二参考时钟信号的所述第一分频信号驱动，为所述多个第二存储电路中的每一个提供第二参考时钟信号，并通过对应于所述第二串联的存储电路的分频率对所述第一分频信号分频，以产生第二分频信号；和一个分频率确定设备，用于根据所述第二分频器的所述第二存储电路的输出，产生所述分频率确定信号。
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