[发明专利]减少其输入缓冲电路所消耗的电流的同步型半导体存储器无效
| 申请号： | 97102029.9 | 申请日： | 1997-01-14 |
| 公开（公告）号： | CN1113362C | 公开（公告）日： | 2003-07-02 |
| 发明（设计）人： | 谷村政明;小西康弘 | 申请（专利权）人： | 三菱电机株式会社 |
| 主分类号： | G11C7/10 | 分类号： | G11C7/10 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 马铁良,萧掬昌 |
| 地址： | 暂无信息 | 国省代码： | 暂无信息 |
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| 摘要： | 一个外部时钟使能信号(extCKE)随着从时钟缓冲电路(1)来的第一级内部时钟信号(intCLK0)而被取入，并由此产生一个送到输入缓冲电路(30)的输入缓冲使能信号。输入缓冲电路(30)中的电流通路根据输入缓冲使能信号(intZCKE0)的状态而被关断。因为输入缓冲使能信号的状态是与内部时钟信号的上升沿同步地变化的，足以保证外部信号的建立时间，同时输入缓冲电流的电流消耗能够减少。 | ||
| 搜索关键词： | 减少 输入 缓冲 电路 消耗 电流 同步 半导体 存储器 | ||
【主权项】：
1.一种与外加的外部时钟信号(extCLK)同步地工作的同步型半导体存储器件，它包括：用以随所述外部时钟信号产生一个第一级内部时钟信号(intCLK0)的时钟缓冲装置(1)；用以将外加的标志所述外部时钟信号是否有效的外部时钟使能信号与所述第一级内部时钟信号同步地取入，并产生和输出一个当所述外部时钟使能信号有效时也成为有效的输入缓冲使能信号的锁存装置(2a，2b)；用以将所述输入缓冲使能信号延迟以产生内部时钟使能信号的时钟使能装置(2c；2e)；当所述内部时钟使能信号有效时工作的内部时钟产生装置(4)，用来随所述外部时钟信号产生一个第二级内部时钟信号(intCLK)；当所述输入缓冲使能信号有效时工作，以对不同于所述外部时钟使能信号及外部时钟信号的其他外加信号进行缓冲的输入缓冲装置(30)，所述输入缓冲装置使用第一和第二电源节点上的电压作为工作电源电压，并且包括当所述输入缓冲使能信号无效时将所述第一和第二电源节点之间的电流通路关断的装置(PQ3；NQ3；PQ3，NQ3)；以及用以将所述输入缓冲装置的输出信号与所述第二级内部时钟信号同步地锁存以产生内部信号(intCOM)的内部信号产生装置(35)。
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