[发明专利]同步电路装置

摘要

本发明涉及一个同步电路装置，它包括在接收组成数据包的比特流的一个多路复用／多路解复用单元（１）中。不断选择每个被发送数据包的连续比特序列中一个预定部分的比特位和比特值，以使预定校验计算得出一个预定值（例如“Ｄ”）。计算对应一个连续比特序列的预定部分并属于各个接收数据包的连续比特序列之值，以确定校验计算得出预定值的范围。当取得一致结果时，通过一个连续比特序列预定部分的比特序列就认为确定了两个相邻数据包的边界。每个输入比特流借助于控制模块或控制逻辑（４，９），通过在各比特流的串－并变换器（３）中插入与同步对应的时间延迟来实现同步。同步、并行格式比特流（２５）可以通过控制模块或控制逻辑（４）送到存储器（５），存储器再通过缓冲器电路和并－串转换器将比特流送至输出连接（８）。$#!

主权项

1．一个包括在多路复用/多路解复用单元中的同步电路装置，它通过不断选择每个被发送数据包的连续比特序列中一个预定部分的比特位和比特值，以便预定校验计算得出一个预定值，来将一个连续定向比特流分解成互相连续、定义明确的数据包，从而确定相邻两个数据包之间的边界，其中为了确定校验计算能给出预定值的范围，要计算属于接收的数据包并与一个连续比特序列的上述预定部分相连续的比特序列，在计算结果一致时，根据所选部分的比特序列就确定了两个相邻数据包之间的边界，在多路复用操作中，合成一个数据包的比特流出现在一组输入连接和一个输出连接上，在多路解复用操作中则反之，其特征在于，每个输入比特流借助于控制模块或控制逻辑(4，9)，通过在各比特流的串-并变换器中插入与同步对应的时间延迟来实现同步；得到的并行格式同步比特流可以通过控制模块或控制逻辑(4)送到存储器(5)，存储器再通过缓冲器电路(6)和并-串变换器(7)将比特流送至输出连接(8)。