[发明专利]Verilog硬件描述语言实现PCIE DMA读TAG管理优化方法在审
| 申请号： | 202310879922.3 | 申请日： | 2023-07-17 |
| 公开（公告）号： | CN116820348A | 公开（公告）日： | 2023-09-29 |
| 发明（设计）人： | 周天游 | 申请（专利权）人： | 益思芯科技（杭州）有限公司 |
| 主分类号： | G06F3/06 | 分类号： | G06F3/06;G06F8/30;G06F13/28 |
| 代理公司： | 广州爱豆鼎盛知识产权代理事务所(普通合伙) 44763 | 代理人： | 刘阳玲 |
| 地址： | 310000 浙江省杭州市余杭*** | 国省代码： | 浙江;33 |
| 权利要求书： | 暂无信息 | 说明书： | 暂无信息 |
| 摘要： | 本发明提供Verilog硬件描述语言实现PCIE DMA读TAG管理优化方法，涉及计算机技术领域。该Verilog硬件描述语言实现PCIE DMA读TAG管理优化方法，具体包括以下步骤：S1.将数据存储器的空间按照网络最小包64B分成若干份，且每份绑定一个TAG；S2.读取数据时，DMA TAG管理器根据数据包长判断是64B的多少倍，依据倍数索取TAG数，然后以第一个TAG作为读命令的TAG ID发送到主机侧，并将此TAG实际用到的TAG数目记录在本地；S3.当此TAG所携带的数据返回时，找回TAG数目，根据起始TAG数目进行释放，并将数据存储在此段连续的TAG绑定的存储中。本发明公开的TAG组管理方法，可以使小数据包和大数据包的性能都得以优化并且节约存储空间，极大的提高了PCIE DMA读取效率。 | ||
| 搜索关键词： | verilog 硬件 描述 语言 实现 pcie dma tag 管理 优化 方法 | ||
【主权项】：
暂无信息
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