[发明专利]DPLL电路及其操作方法和用于频率锁定的方法在审
| 申请号： | 202310289940.6 | 申请日： | 2023-03-23 |
| 公开（公告）号： | CN116805876A | 公开（公告）日： | 2023-09-26 |
| 发明（设计）人： | 阿夫里·哈鲁什 | 申请（专利权）人： | 赛普拉斯半导体公司 |
| 主分类号： | H03L7/099 | 分类号： | H03L7/099;H03L7/18 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 谢琳 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
| 权利要求书： | 暂无信息 | 说明书： | 暂无信息 |
| 摘要： | 公开了一种数字锁相环(DPLL)电路及其操作方法和用于频率锁定的方法。该DPLL电路包括：用于基于参考时钟与反馈时钟之间的相位误差生成多位码的时间数字转换器(TDC)、耦接至TDC的数字环路滤波器(DLF)、耦接至DLF并且用于生成可转换为反馈时钟的输出信号的数控振荡器(DCO)电路、以及耦接至DCO电路的输入端的逻辑部件。逻辑部件用于：响应于检测到DPLL电路的通电，触发开关以将DLF与DCO电路解耦；根据参考时钟确定目标频率；测量反馈时钟的频率；以及基于每次迭代期间的频率而向DCO电路的输入端迭代地生成数字位集合，该数字位集合使该频率逐次地向目标频率会聚。 | ||
| 搜索关键词： | dpll 电路 及其 操作方法 用于 频率 锁定 方法 | ||
【主权项】：
暂无信息
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