[实用新型]时钟自测FPGA有效
| 申请号： | 202022209660.4 | 申请日： | 2020-09-30 |
| 公开（公告）号： | CN213637693U | 公开（公告）日： | 2021-07-06 |
| 发明（设计）人： | 贾楫;丛伟林;何相龙;孙海;蔡莹卓 | 申请（专利权）人： | 成都华微电子科技有限公司 |
| 主分类号： | H03K5/19 | 分类号： | H03K5/19 |
| 代理公司： | 成都惠迪专利事务所(普通合伙) 51215 | 代理人： | 刘勋 |
| 地址： | 610000 四川省成都市*** | 国省代码： | 四川;51 |
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| 摘要： | 时钟自测FPGA，涉及集成电路技术。本实用新型的时钟自测FPGA，包括I/O接口单元、时钟管理电路单元、被测时钟网络，其特征在于，还包括一个D触发器，时钟管理电路单元的输入端连接时钟源，时钟管理电路单元的第一输出端与被测时钟网络的输入端连接，被测时钟网络的输出端连接到D触发器的D端，时钟管理电路单元的第二输出端与采样时钟网络的输入端连接，采样时钟网络的输出端连接到D触发器的CLK端，D触发器的输出端连接到输出逻辑检测功能电路，输出逻辑检测功能电路与I/O接口单元连接，一个动态相移逻辑功能控制模块与时钟管理电路单元连接。本实用新型降低了对测试仪器设备的指标要求。 | ||
| 搜索关键词： | 时钟 自测 fpga | ||
【主权项】：
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