[发明专利]FPGA逻辑综合的优化方法及装置、系统有效
| 申请号： | 201910972542.8 | 申请日： | 2019-10-14 |
| 公开（公告）号： | CN110457868B | 公开（公告）日： | 2020-01-21 |
| 发明（设计）人： | 宋宁;刘建华;刘奎;王宁;王维;张青 | 申请（专利权）人： | 广东高云半导体科技股份有限公司 |
| 主分类号： | G06F30/327 | 分类号： | G06F30/327;G06F30/34 |
| 代理公司： | 44202 广州三环专利商标代理有限公司 | 代理人： | 肖宇扬;江银会 |
| 地址： | 510000 广东省广*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明公开了一种FPGA逻辑综合的优化方法及装置、系统，包括：前端逻辑综合装置生成综合后网表；后端处理装置获取前端逻辑综合装置生成的综合后网表并判断接收到的综合后网表是否需要进行优化；若是，则生成优化指示信息并反馈至前端逻辑综合装置，若否，则根据综合后网表输出布局布线结果；当接收到优化指示信息时，前端逻辑综合装置根据优化指示信息对综合后网表执行优化操作以生成新的综合后网表，其中，前端逻辑综合装置生成的综合后网表用于提供给后端处理装置。可见，实施本发明能够根据后端反馈的优化指示信息实现对逻辑综合的优化，提高了前端逻辑综合的结果与后端实际需求的匹配度，进一步提高了逻辑综合的通用性以及逻辑综合的质量。 | ||
| 搜索关键词： | 后网 前端逻辑 综合装置 逻辑综合 指示信息 优化 后端处理装置 实际需求 优化操作 反馈 表输出 匹配度 布线 | ||
【主权项】：
1.一种FPGA逻辑综合的优化方法，其特征在于，所述方法包括：/n前端逻辑综合装置生成综合后网表；/n后端处理装置获取所述前端逻辑综合装置生成的所述综合后网表，并判断所述综合后网表是否需要进行优化；当判断出所述综合后网表需要进行优化时，生成优化指示信息，并将所述优化指示信息反馈至所述前端逻辑综合装置；当判断出所述综合后网表不需要进行优化时，根据所述综合后网表输出布局布线结果；/n当接收到所述后端处理装置发送的所述优化指示信息时，所述前端逻辑综合装置根据所述优化指示信息对所述综合后网表执行优化操作以生成新的综合后网表；/n以及，在判断出所述综合后网表需要进行优化之后，所述后端处理装置生成优化指示信息之前，所述方法还包括：/n所述后端处理装置统计目标次数，并判断所述目标次数是否达到预设次数阈值；当判断出所述目标次数达到所述预设次数阈值时，所述后端处理装置执行所述的根据所述综合后网表输出布局布线结果的操作；当判断出所述目标次数未达到所述预设次数阈值时，所述后端处理装置执行所述的生成优化指示信息的操作，所述目标次数为优化指示信息生成总次数或者综合后网表接收总次数；/n其中，所述前端逻辑综合装置生成的所述综合后网表用于提供给所述后端处理装置。/n
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