[发明专利]带运算放大器的差分电荷泵电路

摘要

本发明属于集成电路设计技术领域，具体涉及一种带运算放大器的差分电荷泵电路，所述差分电荷泵电路包括：电流源I1、上拉电流镜、下拉电流镜、传输门开关、运算放大器、第一电阻R1、第一电容C1、第二电容C2、第三电容Cp3和第四电容CP4；本发明具备如下有益效果：(1)改善了传统电荷泵充电电流和放电电流不匹配的问题。(2)解决了时钟馈通的问题。(3)改善了电荷共享效应影响。

主权项

1.一种带运算放大器的差分电荷泵电路，其特征在于，所述差分电荷泵电路包括：电流源I1、上拉电流镜、下拉电流镜、传输门开关、运算放大器、第一电阻R1、第一电容C1、第二电容C2、第三电容Cp3和第四电容CP4；所述第三电容Cp3和第四电容CP4接地；/n所述上拉电流镜用于把基准源电流转换成电荷泵的充电电流；/n所述下拉电流镜用于把基准源电流转换成电荷泵的放电电流；/n所述上拉电流镜由第一晶体管M1、第二晶体管M2、第四晶体管M4、第五晶体管M5构成；/n所述下拉电流镜由第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4构成；/n所述传输门开关包括：第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4；/n所述第一传输门TG1由第六晶体管M6和第七晶体管M7构成；所述第二传输门TG2由第八晶体管M8和第九晶体管M9构成；所述第三传输门TG3由第十晶体管M10和第十一晶体管M11构成；所述第四传输门TG4第十二晶体管M12和第十三晶体管M13构成；/n具体连接关系如下：/n所述第一晶体管M1的栅极分别连接至第一晶体管M1的漏极、第二晶体管M2的栅极、第二晶体管M2的漏极、电流源I1、第三晶体管M3的栅极、第四晶体管M4的栅极、第四晶体管M4的漏极、第五晶体管M5的栅极、第三电容Cp3；第一晶体管M1的源极接地；/n所述第二晶体管M2的栅极分别连接至第二晶体管M2的漏极、第一晶体管M1的栅极、第一晶体管M1的漏极、电流源I1、第三晶体管M3的栅极、第四晶体管M4的栅极、第四晶体管M4的漏极、第五晶体管M5的栅极、第三电容Cp3；第二晶体管M2的源极接地；/n所述第三晶体管M3的栅极分别连接至第一晶体管M1的栅极、第一晶体管M1的漏极、第二晶体管M2的栅极、第二晶体管M2的漏极、电流源I1、第四晶体管M4的栅极、第四晶体管M4的漏极、第五晶体管M5的栅极、第三电容Cp3；第三晶体管M3的漏极分别连接至第三传输门TG3、第四传输门TG4；所述第三晶体管M3的源极接地。/n所述第四晶体管M4的栅极分别连接至第一晶体管M1的栅极、第一晶体管M1的漏极、第二晶体管M2的栅极、第二晶体管M2的漏极、电流源I1、第三晶体管M3的栅极、第四晶体管M4的漏极、第五晶体管M5的栅极、第三电容Cp3；所述第四晶体管M4的源极接电源；/n所述第五晶体管M5的栅极分别连接至第一晶体管M1的栅极、第一晶体管M1的漏极、第二晶体管M2的栅极、第二晶体管M2的漏极、电流源I1、第三晶体管M3的栅极、第四晶体管M4的栅极、第四晶体管M4的漏极、第三电容Cp3；第五晶体管M5的漏极分别连接至第一传输门TG1、第二传输门TG2；所述第五晶体管M5的源极接电源；/n所述第六晶体管M6的栅极连接信号UP-；第六晶体管M6的漏极分别连接至第七晶体管M7的源极、第十晶体管M10的源极、第十一晶体管M11的漏极、第一电阻R1、第二电容C2、运算放大器AMP的正输入端，并输出信号Vout；第六晶体管M6的源极分别连接至第七晶体管M7的漏极、第八晶体管M8的源极、第九晶体管M9的漏极、第五晶体管M5的漏极；/n所述第七晶体管M7的栅极连接信号UP；第七晶体管M7的漏极分别连接至第六晶体管M6的源极、第八晶体管M8的源极、第九晶体管M9的漏极、第五晶体管M5的漏极；第七晶体管M7的源极分别连接至第六晶体管M6的漏极、第十晶体管M10的源极、第十一晶体管M11的漏极、第一电阻R1、第二电容C2、运算放大器AMP的正输入端，并输出信号Vout；/n所述第八晶体管M8的栅极连接信号UP；第八晶体管M8的漏极分别连接至第九晶体管M9的源极、第十二晶体管M12的源极、第十三晶体管M13的漏极、运算放大器AMP的输出端、运算放大器AMP的负输入端；第八晶体管M8的源极分别连接至第六晶体管M6的源极、第七晶体管M7的漏极、第九晶体管M9的漏极、第五晶体管M5的漏极；/n所述第九晶体管M9的栅极连接信号UP-；第九晶体管M9的漏极分别连接至第八晶体管M8的源极、第六晶体管M6的源极、第七晶体管M7的漏极、第五晶体管M5的漏极；第九晶体管M9的源极分别连接至第八晶体管M8的漏极、第十二晶体管M12的源极、第十三晶体管M13的漏极、运算放大器AMP的输出端、运算放大器AMP的负输入端；/n所述第十晶体管M10的栅极连接信号DN-；第十晶体管M10的漏极分别连接至第十一晶体管M11的源极、第三晶体管M3的漏极、第十二晶体管M12的漏极、第十三晶体管M13的源极；第十晶体管M10的源极分别连接至第六晶体管M6的漏极、第七晶体管M7的源极、第十一晶体管M11的漏极、第一电阻R1、第二电容C2、运算放大器AMP的正输入端，并输出信号Vout；/n所述第十一晶体管M11的栅极连接信号DN；第十一晶体管M11的漏极分别连接至第十晶体管M10的源极、第六晶体管M6的漏极、第七晶体管M7的源极、第一电阻R1、第二电容C2、运算放大器AMP的正输入端，并输出信号Vout；第十一晶体管M11的源极分别连接至第十晶体管M10的漏极、第三晶体管M3的漏极、第十二晶体管M12的漏极、第十三晶体管M13的源极；/n所述第十二晶体管M12的栅极连接信号DN；第十二晶体管M12的漏极分别连接至第十三晶体管M13的源极、第三晶体管M3的漏极、第十晶体管M10的漏极、第十一晶体管M11的源极；第十二晶体管M12的源极分别连接至第八晶体管M8的漏极、第九晶体管M9的源极、第十三晶体管M13的漏极、运算放大器AMP的输出端、运算放大器AMP的负输入端；/n所述第十三晶体管M13的栅极连接信号DN-；第十三晶体管M13的漏极分别连接至第八晶体管M8的漏极、第九晶体管M9的源极、第十二晶体管M12的源极、第十三晶体管M13的漏极、运算放大器AMP的输出端、运算放大器AMP的负输入端；第十三晶体管M13的源极分别连接至第十二晶体管M12的漏极、第三晶体管M3的漏极、第十晶体管M10的漏极、第十一晶体管M11的源极；/n所述第一电阻R1一端分别连接至第二电容C2、运算放大器AMP的输出端、第六晶体管M6的漏极、第七晶体管M7的源极、第十晶体管M10的源极、第十一晶体管M11的漏极，并输出信号Vout；第一电阻R1另一端连接至第一电容C1；/n所述第一电容C1一端连接至第一电阻R1，另一端连接至第二电容C2、同时接地；/n所述第二电容C2一端分别连接至第一电阻R1、运算放大器AMP的输出端、第六晶体管M6的漏极、第七晶体管M7的源极、第十晶体管M10的源极、第十一晶体管M11的漏极，并输出信号Vout；另一端连接至第一电容C1、同时接地。/n