[发明专利]形成导电层的方法在审
| 申请号： | 201910465396.X | 申请日： | 2019-05-30 |
| 公开（公告）号： | CN110137135A | 公开（公告）日： | 2019-08-16 |
| 发明（设计）人： | 刘冲;吴继科;曹秀亮;丁同国 | 申请（专利权）人： | 上海华虹宏力半导体制造有限公司 |
| 主分类号： | H01L21/768 | 分类号： | H01L21/768;H01L21/285 |
| 代理公司： | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人： | 屈蘅 |
| 地址： | 201203 上海市浦东*** | 国省代码： | 上海;31 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明提供了一种形成导电层的方法，形成导电层的步骤包括：首先在衬底上形成介电层，然后采用物理气相沉积工艺形成第一金属层，接着在所述第一金属层上形成第一氮化钛层，最后在所述第一氮化钛层上形成第二金属层，其中，所述第一金属层、第一氮化钛层及第二金属层构成导电层，通过物理气相沉积工艺形成的第一金属层的晶粒生长方向趋于一致，从而使得所述第一金属层上的所述第一氮化钛层及第二金属层中各层的晶粒生长方向均趋于一致且晶粒交界处缝隙减小，从而减小了所述导电层的表面粗糙度，避免了后续刻蚀所述导电层及部分厚度的所述介电层时所述介电层上形成凸起缺陷，提高了产品良率。 | ||
| 搜索关键词： | 导电层 第一金属层 氮化钛层 第二金属层 介电层 晶粒生长方向 物理气相沉积 减小 表面粗糙度 产品良率 凸起缺陷 晶粒 交界处 衬底 刻蚀 | ||
【主权项】：
1.一种形成导电层的方法，其特征在于，包括：提供一衬底，所述衬底上形成有金属互连层；形成介电层，所述介电层覆盖所述金属互连层；采用物理气相沉积工艺形成第一金属层，所述第一金属层覆盖所述介电层；在所述第一金属层上形成第一氮化钛层；以及，在所述第一氮化钛层上形成第二金属层，其中，所述第一金属层、第一氮化钛层及第二金属层构成导电层。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
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