[发明专利]一种基于静态随机存储器内存内减法的电路结构有效
| 申请号： | 201910217478.2 | 申请日： | 2019-03-21 |
| 公开（公告）号： | CN110058839B | 公开（公告）日： | 2023-02-03 |
| 发明（设计）人： | 蔺智挺;陈崇貌;吴秀龙;彭春雨;黎轩;卢文娟;谢军;欧阳春;黎力 | 申请（专利权）人： | 安徽大学 |
| 主分类号： | G06F7/50 | 分类号： | G06F7/50 |
| 代理公司： | 北京凯特来知识产权代理有限公司 11260 | 代理人： | 郑立明;陈亮 |
| 地址： | 230601 安徽*** | 国省代码： | 安徽;34 |
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| 摘要： | 本发明公开了一种基于静态随机存储器内存内减法的电路结构，包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线选择模块和输出模块，整体时序控制模块与行地址译码模块、列地址译码模块、字线选择模块和输出模块连接；行地址译码模块与字线选择模块相连；字线选择模块与所述SRAM存储阵列相连；SRAM存储阵列与列地址译码模块以及输出模块相连；在SRAM存储阵列中包括若干SRAM单元，每4个SRAM单元组成4位二进制减法计算单元模块Block4B。该电路结构可以减少传输过程消耗的能量，同时提高了计算时数据的吞吐率，并且不需要将数据读出SRAM，从而能大大降低功耗。 | ||
| 搜索关键词： | 一种 基于 静态 随机 存储器 内存 减法 电路 结构 | ||
【主权项】：
1.一种基于静态随机存储器内存内减法的电路结构，其特征在于，所述电路结构包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线选择模块和输出模块，其中：所述整体时序控制模块与所述行地址译码模块、列地址译码模块、字线选择模块和输出模块连接；所述行地址译码模块与若干个字线选择模块相连；所述字线选择模块与所述SRAM存储阵列相连；所述SRAM存储阵列与所述列地址译码模块以及输出模块相连；在所述SRAM存储阵列中包括若干SRAM单元，每4个SRAM单元组成4位二进制减法计算单元模块Block4B，每行SRAM单元的左字线WLL相连，每行SRAM单元的右字线WLR相连，且每列SRAM单元的全局位线与所述列地址译码模块和输出模块相连；每个SRAM单元同时与局部位线相连，局部位线根据输入数据和每列SRAM单元中数据的不同而放电得到不同的电压，通过比较两根位线的电压差来得到计算结果。
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