[发明专利]基于FPGA的神经网络加速器有效
| 申请号： | 201910170542.6 | 申请日： | 2019-03-07 |
| 公开（公告）号： | CN109948788B | 公开（公告）日： | 2021-01-15 |
| 发明（设计）人： | 汪玉;李文硕;葛广君;郭开元 | 申请（专利权）人： | 清华大学 |
| 主分类号： | G06N3/063 | 分类号： | G06N3/063 |
| 代理公司： | 北京清亦华知识产权代理事务所(普通合伙) 11201 | 代理人： | 张润 |
| 地址： | 10008*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明提出一种基于FPGA的神经网络加速器，其中，神经网络加速器包括：计算单元阵列，用于根据预设的并行度，对输入序列进行运算处理，得到输出序列；自检模块，用于获取计算单元阵列的工作模式，当工作模式为空转周期时，对计算单元阵列进行自检校验，以及当工作模式为工作周期时，对输出序列进行纠错处理。该方法能够以较低的硬件代价实现减轻甚至排除硬件故障对神经网络加速器的影响，提高硬件故障的容错能力。 | ||
| 搜索关键词： | 基于 fpga 神经网络 加速器 | ||
【主权项】：
1.一种基于FPGA的神经网络加速器，其特征在于，包括：计算单元阵列，用于根据预设的并行度，对输入序列进行运算处理，得到输出序列；自检模块，用于获取所述计算单元阵列的工作模式，当所述工作模式为空转周期时，对所述计算单元阵列进行自检校验，以及当所述工作模式为工作周期时，对所述输出序列进行纠错处理。
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