[发明专利]用于打包字节的向量乘法和累加的装置和方法在审
| 申请号： | 201811582079.8 | 申请日： | 2018-12-24 |
| 公开（公告）号： | CN110069283A | 公开（公告）日： | 2019-07-30 |
| 发明（设计）人： | A.海内克;D.达斯;R.瓦伦丁;M.查尼 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | G06F9/30 | 分类号： | G06F9/30;G06F9/38 |
| 代理公司： | 中国专利代理(香港)有限公司 72001 | 代理人： | 高苇娟;闫小龙 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 提供了用于打包字节的向量乘法和累加的装置和方法。一种处理器包括：解码器，用来解码指令；第一源寄存器，用来存储第一多个打包字节；第二源寄存器，用来存储第二多个打包字节；第三源寄存器，用来存储多个打包双字；执行电路，用来执行第一指令以生成第一累加双字结果，所述执行电路包括扩展电路、乘法器电路、加法器电路和累加电路；以及目的地寄存器，用来将第一累加双字结果存储在第一双字位置中。 | ||
| 搜索关键词： | 打包 累加 源寄存器 存储 向量乘法 电路 解码器 乘法器电路 加法器电路 结果存储 解码指令 扩展电路 累加电路 寄存器 字位置 处理器 指令 | ||
【主权项】：
1.一种处理器，包括：解码器，用来解码指令；第一源寄存器，用来存储第一多个打包字节；第二源寄存器，用来存储第二多个打包字节；第三源寄存器，用来存储多个打包双字；执行电路，用来执行第一指令，所述执行电路包括：扩展电路，用来对第一和第二多个打包字节进行符号扩展或零扩展以生成对应于第一和第二多个打包字节的第一和第二多个字；乘法器电路，用来使第一多个字中的每个与第二多个字中的对应一个相乘以生成多个临时乘积；加法器电路，用来使至少第一组临时乘积加起来以生成第一临时和；累加电路，用来使第一临时和与来自第三源寄存器中的第一双字位置的第一打包双字值组合以生成第一累加双字结果；目的地寄存器，用来将第一累加双字结果存储在第一双字位置中。
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