[发明专利]一种基于FPGA的MCBSP接口电路

摘要

本发明提供了一种基于FPGA的MCBSP接口电路，串并转换模块将并行数据写入到接收FIFO模块中，接收FIFO模块的写入端口连接串并转换模块，接收FIFO模块的读出端口连接局部并行总线管理模块，接收FIFO模块中数据数量端口连接中断处理模块，中断处理模块用于产生接收溢出和接收超时中断信号，局部并行总线管理模块负责局部并行总线的地址锁存译码、状态寄存器设置。本发明完成局部并行总线与MCBSP总线转换功能，同时为保证数据通信的实时性，支持中断接收。通过设计、仿真、验证，形成模块化产品，具有较强的灵活度和扩展性，可实现不同产品间的快速移植，这样加速产品开发流程。

主权项

1.一种基于FPGA的MCBSP接口电路，其特征在于：所述的一种基于FPGA的MCBSP接口电路包括串并转换模块、接收FIFO模块、中断处理模块、发送FIFO模块、并串转换模块和局部并行总线管理模块；所述的串并转换模块将MCBSP串行输入信号FSR、CLR和DR转换为并行数据RX_DIN，并写入到接收FIFO模块中，其中FSR为接收同步帧，CLR为接收同步时钟，DR为接收串行数据帧，RX_DIN连接接收FIFO模块的写入端口，串并转换模块通过Verilog或VHDL代码实现；接收FIFO模块用于缓存接收数据，通过逻辑芯片厂家提供的IP实现，接收FIFO模块的写入端口连接串并转换模块的并行数据输出RX_DIN，接收FIFO模块的读出端口连接局部并行总线管理模块的输入RX_DOUT，接收FIFO模块中数据数量端口DATA_CNT连接中断处理模块；中断处理模块用于产生接收溢出和接收超时中断信号，中断处理模块通过DATA_CNT监测接收FIFO模块中的数据数量，当数据数量超过用户设定的中断触发深度或接收超时时，产生中断信号IRQ，同时中断处理模块提供一组状态寄存器，可接收局部并行总线管理模块的IRQ_SET的16位并行信号，用于设置中断触发深度和超时时间，中断处理模块通过Verilog或VHDL代码实现；局部并行总线管理模块负责局部并行总线的地址锁存译码、状态寄存器设置，局部并行总线管理模块通过Verilog代码或VHDL实现；发送FIFO模块缓存发送数据，通过逻辑芯片厂家提供的IP实现，发送FIFO模块的写入端口TX_DIN连接局部并行总线管理模块，发送FIFO模块的读出端口TX_DOUT和FIFO空指示信号EMPTY连接并串转换模块；并串转换模块将并行输入数据转换为串行数据输出，输出信号FSX、CLX、DX分别为发送同步帧、发送同步时钟、发送数据，并串转换模块输入端接发送FIFO模块的读出端口和FIFO空指示信号EMPTY，当EMPTY无效时，并串转换模块读取发送FIFO模块中的数据转换后输出，直至EMPTY信号有效，并串转换模块通过Verilog或VHDL代码实现。