[发明专利]基于D触发器亚稳态特性的真随机数生成装置有效
| 申请号： | 201811203996.0 | 申请日： | 2018-10-16 |
| 公开（公告）号： | CN109558111B | 公开（公告）日： | 2023-09-29 |
| 发明（设计）人： | 林桐;杨柱;郑伟;王茵;戴春泉 | 申请（专利权）人： | 北京理工雷科空天信息技术有限公司 |
| 主分类号： | G06F7/58 | 分类号： | G06F7/58 |
| 代理公司： | 北京理工大学专利中心 11120 | 代理人： | 高燕燕 |
| 地址： | 102488 北京市房山*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明提供一种基于D触发器亚稳态特性的真随机数生成装置和方法，能够在FPGA或芯片中只依靠数字电路即可产生真随机数。本发明的一种基于D触发器亚稳态特性的真随机数生成装置，包括数据输入模块、组合逻辑模块和同步输出模块，其中数据输入模块包括两组数据选择器和四组寄存器，每两组寄存器对应连接一组数据选择器；组合逻辑模块包括移位器、选择器、加法器、异或门，其中移位器、选择器、加法器、异或门依次顺序连接。 | ||
| 搜索关键词： | 基于 触发器 亚稳态 特性 随机数 生成 装置 | ||
【主权项】：
1.一种基于D触发器亚稳态特性的真随机数生成装置，其特征在于，包括数据输入模块、组合逻辑模块和同步输出模块，其中数据输入模块包括两组数据选择器和四组寄存器，每两组寄存器对应连接一组数据选择器；组合逻辑模块包括移位器、选择器、加法器、异或门，其中移位器、选择器、加法器、异或门依次顺序连接；所述寄存器用于保存符合产生亚稳态条件的寄存器值；所述数据选择器用于选择不同寄存器作为输出值，一路输出连接组合逻辑模块中移位器的输入，另一路输出连接组合逻辑模块中信号选择器的控制输入；所述移位器用于将输入值进行2的n次方乘法，并输出至信号选择器；所述信号选择器用于选择移位器输出的结果或选择全0输出，其输出连接加法器的输入；所述加法器用于将各个信号选择器输出相加，其输出连接异或门的输入；所述异或门用于将加法器输出的多比特信号变为单比特的满足亚稳态产生条件的信号，并输出至同步输出模块；所述同步输出模块用于将异或门输出的满足亚稳态产生条件的信号锁定到稳定的0或1，最终得到随机数。
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