[发明专利]用于复数与复数之间共轭乘法的设备和方法在审
| 申请号： | 201811130761.3 | 申请日： | 2018-09-27 |
| 公开（公告）号： | CN109582281A | 公开（公告）日： | 2019-04-05 |
| 发明（设计）人： | V.马杜里;E.奥德-艾哈迈德-瓦尔;J.科巴尔;M.查尼;R.瓦伦丁;B.杨 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | G06F7/52 | 分类号： | G06F7/52;G06F7/57 |
| 代理公司： | 中国专利代理(香港)有限公司 72001 | 代理人： | 李啸;张金金 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 一种对复数的打包的实数和虚数分量做乘法的设备和方法。处理器包括:解码器；第一源寄存器；第二源寄存器；以及执行电路，执行电路包括:乘法器电路，选择第一源寄存器和第二源寄存器中的实数和虚数数据元素做乘法，以生成多个虚数乘积；加法器电路，将第一子集的多个虚数乘积相加并将第二子集的多个虚数乘积相减，以生成第一临时结果，并将第三子集的多个虚数乘积相加并且将第四子集的多个虚数乘积相减，以生成第二临时结果；累加电路，将第一临时结果与来自目的地寄存器的第一数据进行组合以生成第一最终结果，并将第二临时结果与来自目的地寄存器的第二数据进行组合以生成第二最终结果，并将第一最终结果和第二最终结果存储回目的地寄存器中。 | ||
| 搜索关键词： | 虚数 临时结果 源寄存器 最终结果 子集 乘法 寄存器 复数 实数 相减 相加 电路 解码器 乘法器电路 加法器电路 第一数据 累加电路 虚数分量 虚数数据 处理器 共轭 打包 存储 | ||
【主权项】：
1.一种处理器，包括:解码器，所述解码器用于解码第一指令以生成解码的指令；第一源寄存器，所述第一源寄存器用于存储第一多个打包的实数和虚数数据元素；第二源寄存器，所述第二源寄存器用于存储第二多个打包的实数和虚数数据元素；以及执行电路，所述执行电路用于执行所述解码的指令，所述执行电路包括:乘法器电路，所述乘法器电路用于选择所述第一源寄存器和第二源寄存器中的实数和虚数数据元素以做乘法，所述乘法器电路用于将所述第一源寄存器中的每个选择的虚数数据元素与所述第二源寄存器中的选择的实数数据元素相乘，并且用于将所述第一源寄存器中的每个选择的实数数据元素与所述第二源寄存器中的选择的虚数数据元素相乘，以生成多个虚数乘积，加法器电路，所述加法器电路用于将第一子集的所述多个虚数乘积相加并且将第二子集的所述多个虚数乘积相减，以生成第一临时结果，并且用于将第三子集的所述多个虚数乘积相加并且将第四子集的所述多个虚数乘积相减，以生成第二临时结果，累加电路，所述累加电路用于将所述第一临时结果与来自目的地寄存器的第一数据进行组合以生成第一最终结果，并且用于将所述第二临时结果与来自所述目的地寄存器的第二数据进行组合以生成第二最终结果，并且用于将所述第一最终结果和第二最终结果存储回所述目的地寄存器中。
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