[发明专利]一种功率器件及其制备方法

摘要

本发明提供一种功率器件及其制备方法，包括：衬底，第一外延层，第一沟槽，第一注入区，第二外延层，第二沟槽，第三沟槽，第四沟槽，第二注入区，第三外延层，所述第二外延层为L型，所述第二外延层的内侧面覆盖所述第三外延层的侧面和部分底面，所述第三外延层的部分底面与所述第一外延层连接，所述第三外延层的离子浓度大于所述第一外延层的离子浓度，第四外延层，源极，栅极，漏极，该结构设置既增大了器件的击穿电压，同时降低了器件的导通电阻，提高了VDMOS器件的性能。

主权项

1.一种功率器件的制备方法，其特征在于，包括：提供第一导电类型的衬底；在所述衬底上表面形成第一导电类型的第一外延层；在所述第一外延层上表面形成第一沟槽，所述第一沟槽至少为两个，且所述第一沟槽的数量为偶数；通过注入方式在所述第一沟槽的底面形成第二导电类型的第一注入区；在所述第一沟槽内填充第二导电类型的第二外延层；刻蚀所述第一外延层及所述第二外延层的部分形成第二沟槽，且所述第二沟槽的深度小于所述第一沟槽；在所述第一外延层上表面形成第三沟槽，所述第三沟槽位于两个所述第二沟槽之间，所述第三沟槽的深度小于所述第一沟槽的深度；在所述第三沟槽下方形成第四沟槽，所述第四沟槽与所述第三沟槽连接，所述第四沟槽的宽度大于所述第三沟槽的宽度；通过注入方式在所述第四沟槽的底面形成第二导电类型的第二注入区；在所述第二沟槽内填充第一导电类型的第三外延层，所述第二外延层为L型，所述第二外延层的内侧面覆盖所述第三外延层的侧面和部分底面，所述第三外延层的部分底面与所述第一外延层连接，所述第三外延层的离子浓度大于所述第一外延层的离子浓度；在所述第三沟槽和所述第四沟槽内填充第一导电类型的第四外延层，所述第四外延层的离子浓度大于所述第一外延层的离子浓度；通过注入方式在所述第三外延层上表面形成第二导电类型的体区和在所述体区上表面形成第一导电类型的源区，所述第二外延层与所述体区共同包裹所述第三外延层的剩余部分；在所述第一外延层上表面形成栅极氧化硅层，所述栅极氧化硅层下表面与所述第四外延层连接，所述栅极氧化硅层的一端与所述源区连接；在所述栅极氧化硅层上表面形成多晶硅层；在所述第一外延层和所述多晶硅层上方形成介质层；在所述介质层上方形成第一金属层，所述第一金属层贯穿所述介质层与所述源区连接形成源极；在所述介质层上方形成第二金属层，所述第二金属层贯穿所述介质层与所述多晶硅层连接形成栅极；在所述衬底下表面形成第三金属层，所述第三金属层与所述衬底连接形成漏极。