[发明专利]一种采用时间数字转换器(TDC)的RC时间常数校正电路及方法有效
| 申请号： | 201810978847.5 | 申请日： | 2018-08-27 |
| 公开（公告）号： | CN109302182B | 公开（公告）日： | 2022-07-22 |
| 发明（设计）人： | 彭仁国;衣晓峰;陈艳 | 申请（专利权）人： | 上海华虹集成电路有限责任公司;北京中电华大电子设计有限责任公司 |
| 主分类号： | H03M1/06 | 分类号： | H03M1/06;H03M1/10 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 201203 上海市浦东*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明涉及集成电路设计技术领域，公开了一种采用时间数字转换器(TDC)的RC时间常数校正电路。在集成电路设计领域中，尤其是是射频模拟和数模混合信号集成电路设计中，由于工艺、电压和温度(PVT)的偏差，造成RC时间常数非常的离散，这样就不可避免的需要对RC时间常数进行校正，尤其是像模拟滤波器电路中，带宽的大小和RC时间常数直接相关。TDC通过比较参考时钟周期和由RC时间常数产生的周期中的差值来对RC时间常数进行调整，最终使得RC时间常数为所期望的值。本发明电路通过采用TDC来进行时间常数比较，能够快速的校正得到所期望的值，从而缩短了校正时间，减少了功耗。 | ||
| 搜索关键词： | 一种 采用 时间 数字 转换器 tdc rc 时间常数 校正 电路 方法 | ||
【主权项】：
1.一种采用时间数字转换器(TDC)的RC时间常数校正电路，其特征在于主要包括RC振荡器模块(101)、除2电路(102)、时间差比较及控制逻辑模块(103)，其中：RC振荡器模块(101)的输出连接缓冲器(Buffer)对输出进行整形之后送给除2电路(102)中D触发器的时钟输入端，除2电路(102)的输出端连接时间差比较及控制逻辑模块(103)，为时间差比较及控制逻辑模块(103)提供方波信号Fcomp，时间差比较及控制逻辑模块(103)与RC振荡器模块(101)相连，控制RC振荡器模块(101)的电容阵列以调整振荡器的频率。
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