[发明专利]一种3*3卷积算法的加速电路

摘要

本发明公开一种3*3卷积算法的加速电路,包括DDR模块、卷积结果FIFO模块、主状态机控制模块、移位选择控制模块、行缓冲模块和卷积计算模块。主控制模块通过AHB总线接口从所述像素存储阵列中突发读取输入图像当前相邻两行的像素数据，并控制移位选择控制模块内像素数据的并行移位使得每次写入卷积计算模块的像素数据与对应的卷积核数据进行卷积运算，再通过AHB总线将当前相邻两行的像素数据在卷积计算模块中运算结果写入所述卷积结果存储阵列，然后通过AHB总线读取下一行的像素数据，并进行相应的移位和卷积运算处理，直到输入图像所有像素数据处理完成后发出中断告知CPU卷积运算处理的结果以减小软件指令开销。

主权项

1.一种3*3卷积算法的加速电路,该加速电路包括，用于存储输入图像和图像卷积运算结果的DDR模块和用于缓冲卷积运算结果的卷积结果FIFO模块，其中，DDR模块包括配置输入图像的基地址和存储空间的像素存储阵列，以及配置图像卷积运算结果的目标地址的卷积结果存储阵列；其特征在于，该加速电路包括主控制模块、移位选择控制模块、行缓冲模块和卷积计算模块；主控制模块，用于通过AHB总线从所述像素存储阵列中突发读取输入图像当前相邻两行的像素数据，并控制移位选择控制模块内像素数据的并行移位使得每次写入卷积计算模块的像素数据与匹配的卷积核数据对齐以加速运算过程，再通过AHB总线将当前相邻两行的像素数据在卷积计算模块中运算结果写入所述卷积结果存储阵列；主控制模块，还用于通过AHB总线读取输入图像中基于当前相邻两行的下一行的像素数据，并进行相应的移位和卷积运算处理，直到输入图像所有像素数据处理完成后发出中断告知CPU卷积运算处理的结果以减小软件指令开销；其中，卷积核数据是CPU在卷积计算模块内预先配置的卷积窗口中存储的数据；所述每次写入卷积计算模块的像素数据与匹配的卷积核数据对齐是，为实现卷积运算，控制卷积核数据所在的卷积窗口在所写入的卷积计算模块内像素数据所对应的图像矩阵上滑动过程中，形成一个包含卷积核数据所在的卷积窗口中心的重叠区域；行缓冲模块，包括移位寄存器构成的行缓冲器，用于按照图像横向像素数据长度缓冲输入图像相应行的像素数据，并根据主控制模块生成的列地址信号和状态信号将缓冲输入图像中的像素数据输出至移位选择控制模块；移位选择控制模块，用于根据主控制模块输出的所述状态信号选择行缓冲模块中输入图像相应行的像素数据，再将每一列像素数据并行移位，并对像素数据进行填充处理，使得输入图像中所有像素数据写入卷积计算模块中完成卷积运算；卷积计算模块，用于将移位选择控制模块输出的像素数据与对应的卷积核数据进行乘法运算，基于加法器组将所述乘法运算的结果相加以实现卷积运算。