[发明专利]一种高效低复杂度的QC-LDPC码全并行分层结构译码器

摘要

本发明一种高效低复杂度的QC‑LDPC码全并行分层结构译码器，主要包括接收信道信息模块、校验信息存储模块、后验概率信息存储模块、译码结果存储模块、消息处理模块、译码输出模块和迭代译码控制模块；本发明将后验概率信息和信道初始化信息共同使用一个后验概率信息存储模块，节省了一半的存储空间的占用，能够有效降低硬件资源的占用，解决了传统译码器消耗硬件资源较大和迭代速度慢的问题，而本发明将控制状态机分成3个相对独立的小状态机，能够独立完成各自的功能，降低延时并提高工作频率，同时提升同步性能。

主权项

1.一种高效低复杂度的QC‑LDPC码全并行分层结构译码器，其特征在于：主要包括接收信道信息模块、校验信息存储模块、后验概率信息存储模块、译码结果存储模块、消息处理模块、译码输出模块和迭代译码控制模块；该接收信道信息模块，用于对来自信道中的输入数据进行接收，其中包含1个接收状态机；该校验信息存储模块，用于存储校验节点信息，其中包含m个RAM存储块Memi，1≤i≤m，m为基矩阵的行分块数量；该后验概率信息存储模块，用于存储变量节点信息，其中包含m×n个RAM存储块Memij和一个二选一选择器，1≤i≤m，1≤j≤n，n为基矩阵的列分块数量；该译码结果存储模块，用于存储每一次迭代结束后得到的译码结果，其中包含1个RAM存储块；该消息处理模块，用于进行迭代算法的计算，是算法的核心处理单元，其中包含1个由m个减法器组成的减法器组模块，1个由m个校验节点更新模块组成的校验节点更新模块组模块，1个由m个加法器组成的加法器组模块，1个MPU状态机，该校验节点更新模块，用于实现垂直信息的分离、比选以及合并工作，包含f个取绝对值器，1个1比特加法器，f个异或门，f个2输入比较器“<”，2f个D触发器，f个最小值与归一化因子α的乘法器“x<<2‑x”，f为校验矩阵的行重；该译码输出模块，用于对译码结束后的结果进行输出，其中包含1个输出状态机；该迭代译码控制模块，用于对整个译码器进行控制，通过产生各个功能模块的控制信号、接收各个功能模块的反馈信号来协助整个译码器，使之有序工作；在译码开始时，接收信道信息模块不断接收信道信息并将校验节点信息写入后验概率信息存储模块中，直到一帧完整的数据被接收完毕，同时产生一个数据接收完成的反馈信号给迭代译码控制模块；当迭代译码控制模块检测到该一帧数据接收完成信号时，进入迭代更新状态，消息处理模块分别向校验信息存储模块和后验概率信息存储模块读取迭代所需的校验信息和后验概率信息，消息处理模块完成信息的更新之后，将更新后的校验信息和后验概率信息重新写入校验信息存储模块和后验概率信息存储模块这两个模块对应的存储器中，完成一次迭代，每完成一次迭代，后验概率信息存储模块都将本次的译码结果写入译码结果存储模块中；当达到最大迭代次数时，由迭代译码控制模块产生允许输出的信号，触发译码输出模块进入译码输出状态并产生输出使能信号以及读地址，控制译码结果存储模块输出最终的译码结果。