[发明专利]触点插塞及其形成方法在审
| 申请号： | 201810070057.7 | 申请日： | 2018-01-24 |
| 公开（公告）号： | CN109326555A | 公开（公告）日： | 2019-02-12 |
| 发明（设计）人： | 陈玺中;郭彥宏;赵家忻;邱意为;许立德 | 申请（专利权）人： | 台湾积体电路制造股份有限公司 |
| 主分类号： | H01L21/768 | 分类号： | H01L21/768 |
| 代理公司： | 北京东方亿思知识产权代理有限责任公司 11258 | 代理人： | 桑敏 |
| 地址： | 中国台*** | 国省代码： | 中国台湾;71 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本公开涉及触点插塞及其形成方法。一种示例方法包括：穿过电介质层来图案化开口；沿开口的侧壁和底面沉积粘合层；在开口中，在粘合层上方沉积第一掩膜层；将第一掩膜层回蚀得低于电介质层的顶面；以及在回蚀第一掩膜层后，将开口的上部加宽。在对开口的上部进行加宽的同时，第一掩膜层遮蔽开口的底部。该方法还包括：在将开口的上部加宽之后，移除第一掩膜层，并在移除第一掩膜层之后，通过在开口中在粘合层上方沉积导体材料来在开口中形成触点。 | ||
| 搜索关键词： | 开口 掩膜层 粘合层 触点 加宽 电介质层 插塞 回蚀 移除 沉积 沉积导体材料 图案化开口 侧壁 底面 顶面 遮蔽 穿过 | ||
【主权项】：
1.一种用于制造半导体器件的方法，包括：穿过电介质层来图案化开口；沿所述开口的侧壁和底面沉积粘合层；在所述开口中，在所述粘合层上方沉积第一掩膜层；将所述第一掩膜层回蚀得低于所述电介质层的顶面；在回蚀所述第一掩膜层后，将所述开口的上部加宽，其中，在对所述开口的上部进行加宽的同时，所述第一掩膜层遮蔽所述开口的底部；在将所述开口的上部加宽之后，移除所述第一掩膜层；以及在移除所述第一掩膜层之后，通过在所述开口中在所述粘合层上方沉积导体材料来在所述开口中形成触点。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于台湾积体电路制造股份有限公司，未经台湾积体电路制造股份有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201810070057.7/，转载请声明来源钻瓜专利网。
- 上一篇：半导体结构及其形成方法
- 下一篇：三维存储器结构及制造方法
- 同类专利
- 专利分类
H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
