[发明专利]一种多开态MOS辅助触发SCR的高压ESD保护器件

摘要

一种多开态MOS辅助触发SCR的高压ESD保护方案，可用于片上高压IC的ESD防护。以一种三开态PMOS和NMOS辅助触发SCR的高压ESD保护器件为实施例：主要由P衬底、第一N阱、第一P阱、第一N+注入区、第一P+注入区、第二N+注入区、第二P+注入区、第三N+注入区、第四N+注入区、第三P+注入区、第四P+注入区、第五N+注入区、第六N+注入区、第五P+注入区、第六P+注入区、第七N+注入区、第八N+注入区、第七P+注入区、第八P+注入区、多个嵌入的N阱、P阱和多晶硅栅构成。因嵌入SCR结构中的开态PMOS和NMOS管数目可调，一方面可形成多开态MOS辅助触发SCR的ESD电流泄放路径，另一方面还可实现高压ESD保护器件的触发电压可调性，强电压钳制能力和ESD鲁棒性。

主权项

1.一种多开态MOS辅助触发SCR的高压ESD保护方案，其包括多开态MOS辅助触发路径和SCR电流泄放路径，以灵活调整高压ESD保护器件的触发电压，增强器件的ESD鲁棒性，其特征在于：将多个开态PMOS和NMOS串接并嵌入SCR结构中，形成一种触发电压可调且无电压回滞的高压ESD保护设计方案，以三开态PMOS和NMOS辅助触发SCR的高压ESD保护器件为例，主要由P衬底(101)、第一N阱(102)、第一P阱(103)、第二P阱(104)、第二N阱(105)、第三P阱(106)、第三N阱(107)、第四P阱(108)、第四N阱(109)、第一N+注入区(110)、第一P+注入区(111)、第二N+注入区(112)、第二P+注入区(113)、第三N+注入区(114)、第四N+注入区(115)、第三P+注入区(116)、第四P+注入区(117)、第五N+注入区(118)、第六N+注入区(119)、第五P+注入区(120)、第六P+注入区(121)、第七N+注入区(122)、第八N+注入区(123)、第七P+注入区(124)、第八P+注入区(125)、第一多晶硅栅(126)、第二多晶硅栅(127)、第三多晶硅栅(128)、第四多晶硅栅(129)、第五多晶硅栅(130)和第六多晶硅栅(131)构成；在所述P衬底(101)的表面区域从左至右依次设有所述第一N阱(102)和所述第一P阱(103)，所述P衬底(101)的左侧边缘与所述第一N阱(102)的左侧边缘相连，所述第一N阱(102)的右侧边缘与所述第一P阱(103)的左侧边缘相连，所述第一P阱(103)的右侧边缘与所述P衬底(101)的右侧边缘相连；在所述第一N阱(102)的左半部分区域内，嵌入所述第二P阱(104)和所述第三P阱(106)，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第一N+注入区(110)、所述第二P阱(104)、所述第二N阱(105)和所述第三P阱(106)，且所述第二P阱(104)、所述第二N阱(105)和所述第三P阱(106)的左侧边缘均与所述P衬底(101)的左侧边缘相连，所述第二P阱(104)、所述第二N阱(105)和所述第三P阱(106)的右侧边缘均与所述第一N阱(102)的右半部分区域相连，所述第一N阱(102)的下侧边缘与所述第一N+注入区(110)的下侧边缘相连，所述第二P阱(104)的上侧边缘与所述第二N阱(105)的下侧边缘相连，所述第二N阱(105)的上侧边缘与所述第三P阱(106)的下侧边缘相连，所述第三P阱(106)的上侧边缘与所述第一N阱(102)的上侧边缘相连，在所述第一N阱(102)的所述右半部分区域设有一条形版图的所述第一P+注入区(111)；在所述第一P阱(103)的右半部分区域内，嵌入所述第三N阱(107)和所述第四N阱(109)，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第二P+注入区(113)、所述第四N阱(109)、所述第四P阱(108)和所述第三N阱(107)，所述第四N阱(109)、所述第四P阱(108)和所述第三N阱(107)的左侧边缘均与所述第一P阱(103)的左半部分区域相连，所述第四N阱(109)、所述第四P阱(108)和所述第三N阱(107)的右侧边缘均与所述P衬底(101)的右侧边缘相连，所述第一P阱(103)的下侧边缘与所述第二P+注入区(113)的下侧边缘相连，所述第四N阱(109)的上侧边缘与所述第四P阱(108)的下侧边缘相连，所述第四P阱(108)的上侧边缘与所述第三N阱(107)的下侧边缘相连，所述第三N阱(107)的上侧边缘与所述第一P阱(103)的上侧边缘相连，在所述第一P阱(103)的所述左半部分区域设有一条形版图的所述第二N+注入区(112)；在所述第二P阱(104)的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第三N+注入区(114)、所述第一多晶硅栅(126)和所述第四N+注入区(115)，所述第三N+注入区(114)的上侧边缘与所述第一多晶硅栅(126)的下侧边缘相连，所述第一多晶硅栅(126)的上侧边缘与所述第四N+注入区(115)的下侧边缘相连；在所述第二N阱(105)的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第三P+注入区(116)、所述第二多晶硅栅(127)和所述第四P+注入区(117)，所述第三P+注入区(116)的上侧边缘与所述第二多晶硅栅(127)的下侧边缘相连，所述第二多晶硅栅(127)的上侧边缘与所述第四P+注入区(117)的下侧边缘相连；在所述第三P阱(106)的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第五N+注入区(118)、所述第三多晶硅栅(128)和所述第六N+注入区(119)，所述第五N+注入区(118)的上侧边缘与所述第三多晶硅栅(128)的下侧边缘相连，所述第三多晶硅栅(128)上侧边缘与所述第六N+注入区(119)的下侧边缘相连；在所述第三N阱(107)的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第六P+注入区(121)、所述第四多晶硅栅(129)和所述第五P+注入区(120)，所述第六P+注入区(121)的上侧边缘与所述第四多晶硅栅(129)的下侧边缘相连，所述第四多晶硅栅(129)上侧边缘与所述第五P+注入区(120)的下侧边缘相连；在所述第四P阱(108)的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第八N+注入区(123)、所述第五多晶硅栅(130)和所述第七N+注入区(122)，所述第八N+注入区(123)的上侧边缘与所述第五多晶硅栅(130)的下侧边缘相连，所述第五多晶硅栅(130)上侧边缘与所述第七N+注入区(122)的下侧边缘相连；在所述第四N阱(109)的表面区域，沿所述高压ESD保护器件剖面Z轴方向，从下向上依次设有所述第八P+注入区(125)、所述第六多晶硅栅(131)和所述第七P+注入区(124)，所述第八P+注入区(125)的上侧边缘与所述第六多晶硅栅(131)的下侧边缘相连，所述第六多晶硅栅(131)上侧边缘与所述第七P+注入区(124)的下侧边缘相连；所述第一N+注入区(110)、所述第三N+注入区(114)和所述第一多晶硅栅(126)均与第一金属1(201)相连，所述第四N+注入区(115)和所述第三P+注入区(116)均与第二金属1(202)相连，所述第四P+注入区(117)、所述第五N+注入区(118)和所述第三多晶硅栅(128)均与第三金属1(203)相连，所述第六N+注入区(119)和所述第五P+注入区(120)均与第四金属1(204)相连，所述第六P+注入区(121)、所述第七N+注入区(122)和所述第五多晶硅栅(130)均与第五金属1(205)相连，所述第八N+注入区(123)和所述第七P+注入区(124)均与第六金属1(206)相连，所述第八P+注入区(125)和所述第二P+注入区(113)均与第七金属1(207)相连，所述第一P+注入区(111)与第八金属1(208)相连，所述第二N+注入区(112)、所述第二多晶硅栅(127)、所述第四多晶硅栅(129)和所述第六多晶硅栅(131)均与第九金属1(209)相连；所述第八金属1(208)与第一金属2(210)相连，从所述第一金属2(210)引出一电极，用作器件的金属阳极；所述第九金属1(209)与第二金属2(211)相连，从所述第二金属2(211)引出一电极，用作器件的金属阴极。