[发明专利]一种工艺变化自适应的低功耗CAM匹配线敏感装置

摘要

本发明涉及CAM匹配线敏感装置，一种工艺变化自适应的低功耗CAM匹配线敏感装置，包括功能字电路阵列、虚字电路及时序控制电路，所述功能字电路阵列，包括n个与门电路、n个PVT‑SA电路及n条NOR CAM cells电路，所述虚字电路包括一个与门电路、一个PVT‑SA_DM电路及一条固定成全匹配的NOR CAM cells(match)电路，所述时序控制电路，包括一个反相器、一个PROG_DLY电路，一个与门电路及一个D触发器。本发明功能字电路阵列中的敏感放大器PVT‑SA电路结构，虚字电路中的敏感放大器PVT‑SA_DM电路结构除了对工艺变化有一定的自适应能力，还能有效的降低匹配线电压摆幅，从而降低了CAM功耗。

主权项

一种工艺变化自适应的低功耗CAM匹配线敏感装置，包括功能字电路阵列、虚字电路及时序控制电路，所述功能字电路阵列，包括n个与门电路、n个敏感放大器电路PVT‑SA及n条NOR型CAM单元电路NOR CAM cells，所述n个与门电路的一个输入端分别与n个有效位标志Valid相连，所述n个与门电路的输出端分别通过控制线START[1]…START[n]与n个敏感放大器电路PVT‑SA的输入端相连，n个PVT‑SA电路的输出端分别通过匹配线ML[1]…ML[n]与n条NOR CAM cells电路的输入端相连，n为大于零的正整数；所述虚字电路包括一个与门电路、一个敏感放大器电路PVT‑SA_DM及一条固定成全匹配的NOR CAM cells(match)电路，所述与门电路的输入端与有效位标志Valid＝1相连，与门电路的输出端通过控制线START[n+1]与PVT‑SA_DM电路的输入端相连，PVT‑SA_DM电路的输出端通过匹配线ML[n+1]与NOR CAM cells(match)电路的输入端相连，所述时序控制电路，包括一个反相器、一个可编程延迟单元PROG_DLY电路、一个与门电路及一个DFF触发器，所述反相器的输入端分别与时钟信号CLK、虚字电路中的与门电路另一个输入端、功能字电路阵列中的n个与门电路另一个输入端及DFF触发器的时钟端相连，反相器的输出端与PROG_DLY电路输入端相连，PROG_DLY电路输出端通过控制线STOP与虚字电路中的PVT‑SA_DM电路输入端及功能字电路阵列中n个PVT‑SA电路输入端相连，虚字电路中的PVT‑SA_DM电路输出端通过输出线DMO与DFF触发器的输入端口D相连，输出端口Q与与门电路的输入端相连，与门电路的另一个输入端与时钟信号CLK相连，与门电路的输出端通过控制信号DLY_CLK与可编程延迟单元PROG_DLY电路相连，其特征在于：所述功能字电路阵列中的敏感放大器PVT‑SA电路，包括PMOS管P1、P2、P3、P4、P5、P6，P7，NMOS管N1、N2、N3、N4、N5、N6，N7，反相器T1、T2，所述PMOS管P1的栅极与NMOS管N1的栅极相连，PMOS管P1的漏极与PMOS管P2的源极相连，PMOS管P2的漏极与NMOS管N1的漏极相连，所述PMOS管P2的栅极还与NMOS管N2的栅极、PMOS管P5的栅极相连，PMOS管P5的漏极还与NMOS管N3的源极、NMOS管N2的漏极相连，NMOS管N2的源极与PMOS管P2的漏极相连后再与匹配线ML相连，所述NMOS管N3的栅极分别与PMOS管P4的栅极、反相器T1的输入端相连，所述PMOS管P4的漏极分别与NMOS管N3的漏极、PMOS管P3的栅极相连，PMOS管P3的漏极分别与NMOS管N4的漏极、NMOS管N5的栅极相连，NMOS管N5的漏极分别与PMOS管P7的漏极、反相器T2的输入端、NMOS管N6的漏极相连，所述PMOS管P7的源极与PMOS管P6的漏极相连，所述NMOS管N6的源极与NMOS管N7的漏极相连，所述反相器T2的输出端与输出线MOT相连，所述反相器T1的输出端与NMOS管N1的栅极、N4的栅极、N7的栅极相连，所述NMOS管N1的源极、N4的源极、N5的源极、N7的源极分别与地相连，所述PMOS管P1的源极、P6的源极分别与正常工作电压VDD相连，所述PMOS管P3的源极、P4的源极、P5的源极分别与低工作电压VDD_L相连，所述PMOS管P4的栅极、P6的栅极通过控制线START相连，所述NMOS管N2的栅极、N6的栅极、PMOS管P2、P5、P7的栅极通过控制线STOP相连；所述虚字电路中的敏感放大器PVT‑SA_DM电路，包括PMOS管P1、P2、P3、P4、P5、P6、P7、P8、P9，NMOS管N1、N2、N3、N4、N5、N6、N7、N8，反相器T1、T2，所述PMOS管P1的漏极与PMOS管P2的源极相连，PMOS管P2的漏极与NMOS管N1的漏极相连，所述PMOS管P1的栅极与NMOS管N1的栅极相连，所述NMOS管N2的栅极分别与PMOS管P2的栅极、PMOS管P5的栅极相连，所述NMOS管N2的源极与PMOS管P2的漏极相连并还与匹配线ML相连，所述NMOS管N2的漏极分别与PMOS管P5的漏极、NMOS管N3的源极相连，所述NMOS管N3的栅极分别与PMOS管P4的栅极、反相器T1的输入端相连，所述NMOS管N3的漏极分别与PMOS管P4的漏极、PMOS管P3的栅极相连，所述PMOS管P3的漏极分别与NMOS管N4的漏极、NMOS管N5的栅极相连，所述NMOS管N5的漏极分别与NMOS管N6的漏极、PMOS管P7的漏极、PMOS管P8的栅极、NMOS管N8的栅极相连，所述NMOS管N6的源极与NMOS管N7的漏极相连，所述PMOS管P7的源极与PMOS管P6的漏极相连，所述PMOS管P7的栅极分别与NMOS管N6的栅极、反相器T2的输入端相连，所述PMOS管P7的栅极还通过控制线STOP与NMOS管N2、N6的栅极及PMOS管P2、P5的栅极相连，PMOS管P6的栅极还通过控制线START与PMOS管P4的栅极相连，所述反相器T2的输出端与PMOS管P9的栅极相连，所述PMOS管P9的源极与PMOS管P8的漏极相连，所述PMOS管P9的漏极与NMOS管N8的漏极相连，所述NMOS管N1的栅极与反相器T1的输出端、NMOS管N4、N7的栅极相连，所述NMOS管N1的源极、N4的源极、N5的源极、N7的源极、N8的源极分别接地，所述PMOS管P1的源极、P6的源极、P8的源极分别与正常工作电压VDD相连，所述PMOS管P3的源极、P4的源极、P5的源极分别与低工作电压VDD_L相连。