[发明专利]一种集成电路的扫描测试的时序约束方法及装置有效
| 申请号： | 201711129691.5 | 申请日： | 2017-11-15 |
| 公开（公告）号： | CN107966645B | 公开（公告）日： | 2019-11-22 |
| 发明（设计）人： | 李智韬 | 申请（专利权）人： | 北京物芯科技有限责任公司 |
| 主分类号： | G01R31/28 | 分类号： | G01R31/28 |
| 代理公司： | 11291 北京同达信恒知识产权代理有限公司 | 代理人： | 黄志华<国际申请>=<国际公布>=<进入 |
| 地址： | 100013 北京市*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明提供了一种集成电路的扫描测试的时序约束方法及装置，通过重新定义寄存器所在的时钟域，将时钟域进行分组，并针对性的对不同时钟域组加载与时钟域组对应的测试向量，排除掉在功能模式下为异步关系的时钟域，减少了不需要进行同步检查的功能路径，降低了时序约束的难度。所述方法包括：根据集成电路中时钟控制电路模块输出的时钟信号，确定与时钟控制电路模块OCC相连的寄存器的输入的时钟信号；判断上述两个寄存器所在的时钟域是否为同一时钟域；若集成电路中包括多个所述时钟域，则将多个时钟域划分成至少两组；根据时钟域的分组信息，利用测试工具，生成并加载用于测试集成电路是否存在故障的测试向量。 | ||
| 搜索关键词： | 一种 集成电路 扫描 测试 时序 约束 方法 装置 | ||
【主权项】：
1.一种集成电路的扫描测试的时序约束方法，所述集成电路中包括多个时钟控制电路模块OCC和多个寄存器，其中，每一所述寄存器均与一所述时钟控制电路模块OCC对应相连，其特征在于，该方法包括：/n根据所述时钟控制电路模块OCC输出的时钟信号，确定与所述时钟控制电路模块OCC相连的寄存器的输入的时钟信号；若任两个所述寄存器的输入的时钟信号相同，则确定两个所述寄存器所在的时钟域为同一时钟域，否则，确定两个所述寄存器所在的时钟域不是同一时钟域；/n若所述集成电路中包括多个所述时钟域，则将多个所述时钟域划分成至少两组；/n根据所述时钟域的分组信息，利用测试工具，生成并加载用于测试所述集成电路是否存在故障的测试向量；/n其中，将多个所述时钟域划分成至少两组，包括：/n若任两个所述时钟域之间存在信号交互，且所述时钟域之间为异步关系，则确定所述时钟域不可兼容；否则，确定所述时钟域可兼容；/n根据所述时钟域的兼容性进行分组，且每组中的时钟域可兼容。/n
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