[发明专利]一种自动生成上电时序程序的方法在审
| 申请号： | 201711092830.1 | 申请日： | 2017-11-08 |
| 公开（公告）号： | CN109753673A | 公开（公告）日： | 2019-05-14 |
| 发明（设计）人： | 于治楼;王培培;王慧;刘毅枫;朱亚征 | 申请（专利权）人： | 山东超越数控电子股份有限公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 济南金迪知识产权代理有限公司 37219 | 代理人： | 吕利敏 |
| 地址： | 250000 山东省*** | 国省代码： | 山东;37 |
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| 摘要： | 一种自动生成上电时序程序的方法，包括：利用表格格式统计并确定适应CPU的上电使能信号的使能顺序、所述上电使能信号相互之间的使能间隔；Matlab工具读取所述表格中的内容，根据所述表格中记载的信息，生成verilog代码输出，并生成对应的.v文件和引脚约束文件.qsf；将所述.v文件和引脚约束文件.qsf加载到Quartus中，然后经过编译生成bit文件，最后烧写到CPU中即可。本发明所述方法：当上电顺序改变时，只需改变对应表格中信号的顺序，就可以生成新的verilog程序，提高了工作效率。本发明还可改变Matlab工具程序中代码，生成c程序或者VHDL程序，扩大了该方法的使用范围。 | ||
| 搜索关键词： | 上电 上电时序 使能信号 约束文件 自动生成 使能 引脚 读取 表格格式 工具程序 工作效率 可改变 加载 烧写 编译 输出 统计 | ||
【主权项】：
1.一种自动生成上电时序程序的方法，其特征在于，该方法包括：利用表格格式统计并确定适应CPU的上电使能信号的使能顺序、所述上电使能信号相互之间的使能间隔；Matlab工具读取所述表格中的内容，根据所述表格中记载的信息，生成verilog代码输出，并生成对应的.v文件和引脚约束文件.qsf；将所述.v文件和引脚约束文件.qsf加载到Quartus中，然后经过编译生成bit文件，最后烧写到CPU中即可。
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