[发明专利]混合高速缓存在审
| 申请号： | 201680073767.4 | 申请日： | 2016-09-20 |
| 公开（公告）号： | CN108431786A | 公开（公告）日： | 2018-08-21 |
| 发明（设计）人： | 加百利尔·H·罗 | 申请（专利权）人： | 超威半导体公司 |
| 主分类号： | G06F12/0811 | 分类号： | G06F12/0811;G06F12/0846;G06F12/0871 |
| 代理公司： | 上海胜康律师事务所 31263 | 代理人： | 樊英如;张静 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 用于实现混合高速缓存的系统、装置以及方法。一种处理器可以包括混合L2/L3高速缓存，其允许所述处理器动态调整所述L2高速缓存的大小和所述L3高速缓存的大小。在一些实施方案中，所述处理器可以是多核处理器，并且可以存在划分为L2逻辑高速缓存和L3逻辑高速缓存以供核心使用的单个高速缓存。在一个实施方案中，所述处理器可以跟踪所述L2逻辑高速缓存和所述L3逻辑高速缓存的高速缓存命中率，并且基于所述高速缓存命中率调整所述L2逻辑高速缓存和所述L3逻辑高速缓存的大小。在另一个实施方案中，所述处理器可以基于所述处理器当前正在执行的应用程序调整所述L2逻辑高速缓存和所述L3逻辑高速缓存的大小。 | ||
| 搜索关键词： | 高速缓存 处理器 高速缓存命中率 处理器动态 多核处理器 应用程序 跟踪 | ||
【主权项】：
1.一种处理器，其包括：高速缓存；以及控制单元；其中所述控制单元被配置来将所述高速缓存划分为第一逻辑高速缓存和第二逻辑高速缓存，其中所述第一逻辑高速缓存代表高速缓存分级结构的第一级别，并且其中所述第二逻辑高速缓存代表所述高速缓存分级结构的第二级别。
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