[实用新型]一种测试电路、闪存和测试系统

摘要

本实用新型提供一种测试电路、闪存和测试系统，测试电路包括第一加压模块，与闪存中至少一个叠栅NMOS管的栅端相连，接收第一耐压控制信号和擦除控制信号，当第一耐压控制信号有效且擦除控制信号无效时，向至少一个叠栅NMOS管的栅端施加正电压；第二加压模块，与闪存中至少一个叠栅NMOS管的PWELL端相连，接收第二耐压控制信号和擦除控制信号，当第二耐压控制信号有效且擦除控制信号无效时，向至少一个叠栅NMOS管的PWELL端施加负电压。本实用新型在进行耐压测试过程中，存储单元没有Over‑erase效应产生，无需进行过擦除校正的过程，因此，有效减小了耐压测试时间和耐压测试成本。

主权项

一种测试电路，其特征在于，应用于闪存，所述闪存包括多个存储单元，每个所述存储单元由叠栅NMOS管构成，所述测试电路包括：第一加压模块，所述第一加压模块与至少一个所述叠栅NMOS管的栅端相连，所述第一加压模块接收第一耐压控制信号和擦除控制信号，当所述第一耐压控制信号有效且所述擦除控制信号无效时，所述第一加压模块向所述至少一个叠栅NMOS管的栅端施加正电压；第二加压模块，所述第二加压模块与所述至少一个叠栅NMOS管的PWELL端相连，所述第二加压模块接收第二耐压控制信号和所述擦除控制信号，当所述第二耐压控制信号有效且所述擦除控制信号无效时，所述第二加压模块向所述至少一个叠栅NMOS管的PWELL端施加负电压。