[实用新型]集成电路有效
| 申请号： | 201621257644.X | 申请日： | 2016-11-23 |
| 公开（公告）号： | CN206259338U | 公开（公告）日： | 2017-06-16 |
| 发明（设计）人： | C·里韦罗;J-P·埃斯卡勒斯 | 申请（专利权）人： | 意法半导体(鲁塞)公司 |
| 主分类号： | H01L23/31 | 分类号： | H01L23/31 |
| 代理公司： | 北京市金杜律师事务所11256 | 代理人： | 王茂华 |
| 地址： | 法国*** | 国省代码： | 暂无信息 |
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| 摘要： | 本实用新型的实施例涉及集成电路。使用堆叠，其包括双钝化(CPSI、CPSS)并且被局部蚀刻以暴露集成电路的位于集成电路的互连部分的最后金属化层级之上的接触垫(PLCT)，以保护上述集成电路防止至少一个电介质区域的击穿。至少一个电介质区域至少部分多孔，并且分离集成电路的互连部分的两个导电元件。击穿由上述至少一个电介质区域内的缺陷的存在所辅助的电传导引起。 | ||
| 搜索关键词： | 集成电路 | ||
【主权项】：
一种集成电路，其特征在于，包括：互连部分(RITX)；封装层(CCAP)，其位于所述互连部分的最后金属化层级(Mn)之上；导电层(CC)，其位于所述封装层之上，并且形成接触垫(PLCT)，所述接触垫通过所述封装层接触所述最后金属化层级的金属轨道(Pn)；以及钝化堆叠(EMPL)，其在所述导电层(CC)之上和所述封装层(CCAP)的部分之上，所述钝化堆叠拥有与所述接触垫相对地展开的开孔(OUV)并且包括非多孔下部钝化层(CPSI)、电绝缘层(CIS)以及上部钝化层(CPSS)。
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