[实用新型]基于FPGA的可动态配置的FFT加窗装置有效
| 申请号： | 201620284292.0 | 申请日： | 2016-04-07 |
| 公开（公告）号： | CN205563562U | 公开（公告）日： | 2016-09-07 |
| 发明（设计）人： | 刘小成;莫舸舸;何健 | 申请（专利权）人： | 成都华日通讯技术有限公司 |
| 主分类号： | G06F17/14 | 分类号： | G06F17/14 |
| 代理公司： | 四川省成都市天策商标专利事务所 51213 | 代理人： | 刘兴亮 |
| 地址： | 610000 四川省成都市*** | 国省代码： | 四川;51 |
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| 摘要： | 本实用新型涉及领域，提供一种基于FPGA的可动态配置的FFT加窗装置，以降低频谱泄漏的影响，该装置包括FPGA和窗函数生成模块，FPGA包括ROM单元、DSP乘法单元、地址计数状态机，窗函数生成模块与ROM单元连接，ROM单元与地址计数状态机连接，DSP乘法单元的一个输入端与ROM单元连接，DSP乘法单元的另一个输入端输入待加窗的IQ数据。本实用新型提出的加窗装置实现了FFT加窗，窗函数类型和点数可动态配置，具有更高效的加窗性能，而且该装置可以工作在高频时钟下，具有较高的稳定性和可靠性以及相对较低的功耗，极大的降低了FFT频谱泄漏带来的影响。 | ||
| 搜索关键词： | 基于 fpga 动态 配置 fft 装置 | ||
【主权项】：
一种基于FPGA的可动态配置的FFT加窗装置，其特征在于包括FPGA和窗函数生成模块，所述FPGA包括ROM单元、DSP乘法单元、地址计数状态机，所述窗函数生成模块与ROM单元连接，所述ROM单元与地址计数状态机连接，所述DSP乘法单元的一个输入端与ROM单元连接，所述DSP乘法单元的另一个输入端输入待加窗的IQ数据。
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