[发明专利]一种逻辑电路

摘要

本发明涉及一种逻辑电路，其包括两个双极性的薄膜晶体管，且每个双极性的薄膜晶体管包括；一基底；一半导体层；一源极和一漏极；一电介质层，所述电介质层为双层结构，其包括层叠设置的第一子电介质层和第二子电介质层；一栅极；所述两个双极性的薄膜晶体管的栅极电连接，且所述两个双极性的薄膜晶体管的源极或漏极电连接；其中，所述第一子电介质层为反常迟滞材料层，且与所述栅极直接接触；所述第二子电介质层为正常迟滞材料层，且设置于所述第一子电介质层与半导体层之间。本发明的薄膜晶体管的迟滞曲线明显减小甚至消除；采用减小或消除迟滞曲线的薄膜晶体管制备的逻辑器件具有优异的电学性能。

主权项

1.一种逻辑电路，其包括两个双极性的薄膜晶体管，且每个双极性的薄膜晶体管包括；

一基底；

一半导体层，所述半导体层设置于所述基底的一表面，且所述半导体层包括多个纳米半导体材料；

一源极和一漏极，所述源极和漏极间隔设置于所述基底上，且分别与所述半导体层电连接；

一电介质层，所述电介质层设置于所述半导体层远离所述基底的表面，且将所述半导体层、源极和漏极覆盖；所述电介质层为双层结构，其包括层叠设置的第一子电介质层和第二子电介质层；

一栅极，所述栅极设置于所述电介质层远离所述基底的表面；

所述两个双极性的薄膜晶体管的栅极电连接，且所述两个双极性的薄膜晶体管的源极或漏极电连接；

其特征在于，所述第一子电介质层为反常迟滞材料层，且与所述栅极直接接触；所述第二子电介质层为正常迟滞材料层，且设置于所述第一子电介质层与半导体层之间。

2.如权利要求1所述的逻辑电路，其特征在于，所述反常迟滞材料层为采用磁控溅射法制备的氧化物层；所述正常迟滞材料层为采用ALD生长的Al₂O₃层或采用PECVD法制备的Si₃N₄层。

3.如权利要求2所述的逻辑电路，其特征在于，所述反常迟滞材料层为采用磁控溅射法制备的金属氧化物层。

4.如权利要求2所述的逻辑电路，其特征在于，所述反常迟滞材料层为采用磁控溅射法制备的Al₂O₃层或SiO₂层。

5.如权利要求1所述的逻辑电路，其特征在于，所述两个双极性的薄膜晶体管均为顶栅型，并列设置且共用一个基底、共用一个漏极、且共用一个栅极。

6.如权利要求1所述的逻辑电路，其特征在于，所述电介质层的厚度为10纳米～1000纳米。

7.如权利要求1所述的逻辑电路，其特征在于，所述纳米半导体材料为石墨烯、碳纳米管、MoS₂、WS₂、MnO₂、ZnO、MoSe₂、MoTe₂、TaSe₂、NiTe₂或Bi₂Te₃。

8.如权利要求1所述的逻辑电路，其特征在于，所述半导体层为1～5层纳米半导体材料。

9.如权利要求1所述的逻辑电路，其特征在于，所述基底的材料为二氧化硅、玻璃、聚合物、陶瓷或石英。

10.一种逻辑电路，其包括：

一基底；

两个半导体层，所述两个半导体层间隔设置于所述基底的一表面，且所述半导体层包括多个纳米半导体材料；

两个源极和一个漏极，所述两个源极间隔设置于所述基底上且分别与所述两个半导体层中的一个电连接，所述漏极设置于所述基底上且同时与所述两个半导体层电连接；

一电介质层，所述电介质层设置于所述两个半导体层远离所述基底的表面，且将所述半导体层、源极和漏极覆盖；所述电介质层为双层结构，其包括层叠设置的第一子电介质层和第二子电介质层；

一栅极，所述栅极设置于所述电介质层远离所述基底的表面；

其特征在于，所述第一子电介质层为反常迟滞材料层，且与所述栅极直接接触；所述第二子电介质层为正常迟滞材料层，且设置于所述第一子电介质层与半导体层之间。