[发明专利]一种基于超外差原理的AIS接收机

摘要

本发明涉及一种基于超外差原理的AIS接收机，以FPGA为控制核心的AIS接收机，包括模拟前端模块、一次混频模块、二次混频模块、基带解调模块、PLL模块、时钟管理模块、电源管理模块、FPGA控制器模块以及串口驱动器模块。本发明采用低噪声放大器和AGC电路，动态范围宽，可以捕获到更加微弱的信号，能够探测更加远距离的船只。采用解调灵敏度很高的中频信号处理芯片，进一步提高了接收机的灵敏度。采用CMX7042实现基带信号的解调、译码与校验，简化系统设计，控制成本。系统时钟统一采用温补晶振供给，由时钟扇出芯片统一分配，实现了系统的同步，提高了锁相环的输出频率稳定度，进一步提高了系统的精度。

主权项

1.一种基于超外差原理的AIS接收机，其特征在于：包括用于天线耦合信号的放大、滤波的模拟前端模块，用于本振信号产生、滤波的PLL模块，用于一次下变频的一次混频模块，用于二次下变频与鉴频的二次混频模块，用于基带信号处理的基带解调模块，用于信号处理的FPGA模块，用于数据传输的串口驱动器模块，用于提供系统时钟的时钟管理模块以及用于提高能量的电源模块；模拟前端的输入与天线相连，一次混频模块的两个输入分别与模拟前端模块的输出和PLL模块的输出相连，二次混频模块的两个输入分别与一次混频的输出以及时钟管理模块的输出相连，基带解调模块的输入分别与二次混频模块的输出、时钟管理模块的输出相连，时钟管理模块的输出分别与PLL模块、二次混频模块、基带解调模块以及FPGA模块相连，FPGA模块分别与基带解调模块、时钟管理模块、PLL模块、串口驱动器模块相连，电源模块为整个接收机系统提供能量；所述模拟前端包括依次连接的低噪声放大器、带通滤波器、自动增益控制‑AGC模块；所述一次混频模块包括依次连接的乘法器、滤波器；所述PLL模块包括依次连接的模拟锁相环模块、低通滤波器；所述时钟管理模块包括依次连接的温补晶振、时钟扇出模块；所述PLL模块用于一次混频的本振的产生与滤波，包括模拟锁相环模块和用于滤除本振信号谐波与干扰信号的低通滤波器；模拟锁相环模块AFD4351的输出由FPGA控制，本振由时钟管理模块中的时钟扇出模块提供，其输出与低通滤波器相连，低通滤波器的输出与一次混频模块中乘法器的另一个输入相连；所述一次混频模块用于信号的下变频，将信号频谱变换到10.7MHz，包括用于频谱搬移的乘法器模块，用于和频信号滤除的低通滤波器；乘法器的输出与低通滤波器相连，低通滤波器的输出与二次混频模块的输入相连；所述二次混频模块用于AIS信号的二次频谱搬移，获得AIS的GMSK基带信号，包括中频信号处理器TA31136，其本振由时钟管理模块提供，输出与基带解调模块相连；所述基带解调模块用于GMSK信号的解调、数据的译码与校验，获得AIS报文数据流，包括基带解调芯片CMX7042，其输出与FPGA直接相连；所述FPGA模块用于系统的控制与信号的处理，包括FPGA处理器；FPGA 模块的时钟由时钟管理模块相连，其IO口分别与PLL模块、基带解调芯片CMX7042以及串口驱动器模块相连；所述串口驱动器模块用于数据传输，包括CMOS电平转RS232电平芯片MAX232，其输出直接与上位机相连；所述时钟管理模块用于给整个接收机系统提供稳定的时钟频率，包括温补晶振、时钟扇出芯片；温补晶振与时钟扇出芯片相连，时钟扇出芯片的多路输出分别与FPGA模块、模拟锁相环模块ADF4351、二次混频模块、基带解调模块相连；所述模拟前端采用低噪声放大器CMA5043、带通滤波器和宽带AGC模块实现信号的放大，增益自动调节范围为50dB～110dB；所述带通滤波器采用高阶无源LC带通滤波器，中心频率为160MHz，带宽10MHz；所述AGC模块采用2片宽带压控增益放大器VCA芯片AD8367级联实现，第一级采用VGA工作模式，第二级采用AGC工作模式，采用第二级产生的检波电压同时控制2片AD8367，为了防止控制电压超出芯片的要求范围，采用三极管2N3906进行电压钳位，AGC电路的理论动态范围为90dB。