[发明专利]一种基于电荷俘获‑释放机制的电路PBTI老化建模方法

摘要

本发明公开了一种基于电荷俘获‑释放机制的电路PBTI老化建模方法，其特征在于：包括基于T‑D机制的BTI老化模型的建立、T‑D机制下的电路老化时延模型的建立、MatLab仿真实验和T‑D机制下的电路老化时延模型的验证步骤。本发明提出的模型与Hspice仿真得出的结果有较好的吻合度，验证了实验模型的准确性；通过实验对电路设计中关键路径时序余量设置进行计算，结果表明，与传统的模型比较，基于本文模型计算，在保证同样电路可靠性的前提下，所需设置的时序余量较小，可以在一定程度上减小电路抗老化设计产生的面积开销。

主权项

一种基于电荷俘获‑释放机制的电路PBTI老化建模方法，其特征在于：包括基于T‑D机制的BTI老化模型的建立、T‑D机制下的电路老化时延模型的建立、MatLab仿真实验和T‑D机制下的电路老化时延模型的验证步骤，所述具体步骤如下：(Ⅰ)基于T‑D机制的BTI老化模型的建立：假设：a.晶体管氧化层界面陷阱的数量服从泊松分布；b.在电子的俘获释放过程中，其时间服从对数均匀分布；c.氧化层界面陷阱的能量服从U形分布；基于以上三个假设，并且在持续电压输入的条件下，可以得到基于电子T‑D机制的MOS晶体管阈值电压变化ΔVth与器件偏置工作时间之间具有如下对数关系：ΔVth＝Φ[A+log(1+C·tstress)]   (1)其中，tstress为晶体管的偏置工作时间，Φ与氧化层界面态陷阱的数量成正比，A、C为常数，通常A取3.6，C取0.08，在考虑界面态陷阱能量和费米能级两个因素后，电荷T‑D机制下的MOS晶体管偏置受压条件下阈值电压变化表示为：ΔVth=N′(∫EvEcf(ET)dET1+e-(ET-EF)/kT)[A+log(1+C·tstress)]---(2)]]>式中，EF为费米能级，ET是界面态陷阱的能量，f(ET)是界面态陷阱能量分布的概率密度函数，Ec为导带底，Ev为价带顶能量,应用假设c的界面态陷阱能量服从U形分布,则式(2)可以简化为：ΔVth∝K1·exp(-E0kT)·exp(B·VddkTtox)·[A+log(1+C·tstress)]---(3)]]>式中K1、E0、B为常数，k为玻尔兹曼常数，T为温度，tox为氧化层厚度，由式(3)可知，阈值电压的变化由工作电压、受压时间、温度以及工艺尺寸等因素所决定；由占空比定义可知：tstress＝α·twork   (4)其中α为占空比，twork为晶体管工作时间，假设工艺尺寸和工作电压不变，则式(3)可以简化为：ΔVth∝[A+log(1+C·α·twork)]    (5)由式(5)可知，晶体管阈值电压的变化与log(1+C·α·twork)呈线性关系；(Ⅱ)T‑D机制下的电路老化时延模型的建立：组合逻辑电路中门的传播时延变化Δtp与晶体管阈值电压的变化呈线性关系，因此在电荷T‑D机制下，Δtp与晶体管输入信号占空比、晶体管工作时间的关系可用式(6)表示：Δtp∝log(1+C×α×twork)   (6)因此，我们可以进一步将Δtp表示为：Δtp＝m+k×log(1+C×α×twork)   (7)为了得到基于电荷T‑D机制的BTI老化效应引起的门电路时延退化模型，需要求出上式中的参数m和k的值；(Ⅲ)MatLab仿真实验：使用反相器、二输入与门、二输入或门、二输入与非门、二输入或非门为基本逻辑门；设输入信号的占空比α＝0.5，采用MatLab仿真工具，对式(7)中的参数m和k进行拟合；在相同的工艺尺寸下，不同种类门的老化时延不同，设这5种基本逻辑门对应的老化时延分别为Δtp1、Δtp2、tp3、Δtp4与Δtp5,则其老化时延公式可描述为：Δtp1＝m1+k1·log(1+C·α·twork)Δtp2＝m2+k2·log(1+C·α·twork)Δtp3＝m3+k3·log(1+C·α·twork)Δtp4＝m4+k4·log(1+C·α·twork)Δtp5＝m5+k5·log(1+C·α·twork)设65nm工艺尺寸下工作电压VDD为1.2V，5个基本逻辑门的工作时间均取为1年至6年，即twork为:twork＝[3e76e79e712e715e718e7]其中twork的元素工作时间的单位为秒,其次，根据twork中给出的工作时间，使用Hspice软件仿真得出老化时延变化量Δtp，结果如下所示:Δtp1＝[7.27 7.31 7.34 7.43 7.45 7.46]Δtp2＝[25.45 25.5725.65 25.71 25.76 25.80]Δtp3＝[27.32 27.53 27.67 27.77 27.86 27.93]Δtp4＝[17.82 17.87 17.91 17.94 17.97 17.99]Δtp5＝[19.47 19.57 19.63 19.68 19.73 19.76]上述老化时延变化量Δtp的单位为皮秒，将所得到的twork和老化时延变化量Δtp使用Matlab程序进行拟合，得出不同单元门的老化时延计算模型中的参数m与k值；(Ⅳ)T‑D机制下的电路老化时延模型的验证：应用Hspice软件仿真出基本门在老化8‑10后的时延变化，再与基于模型的计算值进行比较，工作电压为1.2V，分别选用在工艺尺寸65nm、45nm和32nm条件下的仿真数据和模型计算的数值相比较。