[发明专利]一种用于抗攻击芯片的高频时钟频率检测结构

摘要

本发明公开了一种用于抗攻击芯片的高频时钟频率检测结构电路，包括两个串联的上升沿触发的D触发器、三个二输入与门、延时单元D、或门OR、10位异步清零二进制加法计数器CT、10位锁存器LATCH和10位数字比较器DCMP；两个上升沿触发的D触发器和三个二输入与门构成了门控时钟结构；延时单元D为偶数个反相器串联而成，通过调节该反相器个数控制延时时间；所述10位数字比较器DCMP内含两个10位寄存器，即频率上限寄存器H与频率下限寄存器L；延时单元D与或门OR构成了延时清零结构。利用内部低频时钟作为计数闸门，在固定时间内对高频时钟周期个数计数，从而推得高频时钟频率。当所得频率超过正常工作频率范围时，产生报警信号。

主权项

1.一种用于抗攻击芯片的高频时钟频率检测结构电路，其特征在于：包括两个串联的上升沿触发的D触发器、三个二输入与门、延时单元D、或门OR、10位异步清零二进制加法计数器CT、10位锁存器LATCH和10位数字比较器DCMP；其中，串联的两个上升沿触发的D触发器构成了同步电路；两个上升沿触发的D触发器和三个二输入与门构成了门控时钟结构；延时单元D为偶数个反相器串联而成，通过调节该反相器个数控制延时时间；所述10位数字比较器DCMP内含两个10位寄存器，即频率上限寄存器H与频率下限寄存器L；延时单元D与或门OR构成了延时清零结构；输入信号为高频时钟CLKH、使能En、低频时钟CLKL，全部由外部提供；待测高频信号CLKT、门控信号Gate、延时清零信号CLRG、门控高频信号CLKG全部为内部信号；输出信号为报警信号ALARM；上述各器件之间、器件及信号之间的连接关系如下：两个上升沿触发的D触发器分别为D触发器D1和D触发器D2，三个二输入与门分别为二输入与门AND1、二输入与门AND2和二输入与门AND3；使能En与D触发器D1的输入端D相连，D触发器D1的同相输出端Q与D触发器D2的输入端D相连；低频时钟CLKL与D触发器D1及D触发器D2的时钟输入端CLK相连；D触发器D2的同相输出端Q同与门AND1的输入端A2以及与门AND2的输入端A3相连；与门AND1的另一个输入端A1与高频时钟CLKH相连；与门AND2的另一个输入端A4与低频时钟CLKL相连；与门AND1的输出端B1与与门AND3的输入端A5相连，与门AND2的输出端B2与与门AND3的输入端A6相连，与门AND3的输出端B3作为计数器CT的时钟输入信号、并与10位异步清零二进制加法计数器CT的时钟输入端CP相连；与门AND2的输出端B2与延时单元D的输入端A7相连，延时单元D的输出端B4与或门OR输入端A9相连，或门OR另一个输入端A8与与门AND2的输出端B2相连；或门OR输出端B5与10位异步清零二进制加法计数器CT的异步清零端Clr相连；10位异步清零二进制加法计数器CT的10位输出端口与10位锁存器LATCH的10位输入端一一对应相连；与门AND2的输出端B2与10位锁存器LATCH的锁存控制端G相连；10位锁存器LATCH的10位输出信号分别作为10位数字比较器DCMP的10位输入信号，并与10位数字比较器DCMP的输入端一一相连；与门AND2的输出端B2与10位数字比较器DCMP的使能输入端E相连，D触发器D2的同相输出端Q与10位数字比较器DCMP复位输入端Rst相连；10位数字比较器DCMP输出报警信号ALARM。