[发明专利]一种带有源钳位的无自举栅极驱动电路

摘要

本发明属于电子电路技术领域，涉及一种带有源钳位的无自举栅极驱动电路。本发明的带有源钳位的无自举栅极驱动电路，包括控制逻辑分路单元、驱动增强电路、有源钳位电路、功率驱动级和辅助放电支路。本发明的有益效果为，本发明采用电流驱动的形式驱动上端功率管，有效避免了高压浮动电源轨的加入，通过调整阻抗匹配可以有效地按照实际需求调整上端驱动功率管的开启以及关断速度。

主权项

1.一种带有源钳位的无自举栅极驱动电路，包括控制逻辑分路单元、驱动增强电路、有源钳位电路、功率驱动级和辅助放电支路；所述控制逻辑分路单元包括第一与非门NAND1、第一反相器INV1、第二反相器INV2、第一斯密特触发器SMIT1、第一电容C1、第一PMOS管MP1、第一NMOS管MN1、第一电流源I1；PWM控制信号和使能信号EN接第一与非门NAND1的输入端，第一与非门NAND1的输出端接第一反相器INV1的输入端，第一反相器INV1的输出信号第一上功率管驱动信号PWM_A接第一PMOS管MP1和第一NMOS管MN1的栅极，第一PMOS管MP1的源极接第一电流源I1，第一NMOS管MN1的源极接功率地PGND，第一PMOS管MP1和第一NMOS管MN1的漏极接第一斯密特触发器SMIT1的输入和第一电容C1，第一斯密特触发器SMIT1的输出接第二反相器INV2的输入，第二反相器INV2的输出为第二上功率管驱动信号PWM_B；所述的驱动增强电路包括上功率管增强电路和下功率管增强电路；上功率管增强电路包括第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第三反相器INV3、第四反相器INV4、第一耐压管M1、第二耐压管M2以及外部偏置电流Ib及外部偏置电流Ib产生的第一电流源I1；第二PMOS管MP2的源级接系统内部供电电压电源VCC，其栅极和漏极短接连接外部的偏置电流，第三PMOS管MP3的栅极接第二PMOS管MP2的栅极，第三PMOS管MP3的源级接电源VCC，漏极为第一电流源I1，第四PMOS管MP4的栅极接第二PMOS管MP2的栅极，第四PMOS管MP4的源级接电源VCC，第五PMOS管MP5的栅极接第二PMOS管MP2的栅极，源级接电源VCC，第六PMOS管MP6的栅极接逻辑信号第二上功率管驱动信号PWM_B，源极接第四PMOS管MP4的漏极，第七PMOS管MP7的栅极接逻辑信号第一上功率管驱动信号PWM_A，源级接第五PMOS管MP5的漏极，第八PMOS管MP8的源级接芯片外部供电电压VDD，栅极漏极短接，第九PMOS管MP9的源级接VDD，栅极接第八PMOS管MP8的栅极，漏极接上功率管栅极，驱动上功率管的逻辑信号第一上功率管驱动信号PWM_A、第二上功率管驱动信号PWM_B分别经第三反相器INV3、第四反相器INV4输入第十PMOS管MP10、第十一PMOS管MP11的栅极，第十PMOS管MP10和第十一PMOS管MP11的源级接电源VCC，第十一PMOS管MP11的漏极接第四PMOS管MP4的漏极，第十PMOS管MP10的漏极接第五PMOS管MP5的漏极，第二NMOS管MN2的源级接功率地，漏极与栅级共同接第六PMOS管MP6的漏极，第三NMOS管MN3的源级接功率地，漏极与栅级共同接第七PMOS管MP7的漏极，第四NMOS管MN4的源级接功率地，栅极接第三NMOS管MN3的栅极，第五NMOS管MN5的栅极接第二NMOS管MN2的栅极，第六NMOS管MN6的栅极接驱动上功率管逻辑信号第二上功率管驱动信号PWM_B，源级接功率地，漏极接第二NMOS管MN2的栅极，第七NMOS管MN7的栅极接驱动上功率管逻辑信号第一上功率管驱动信号PWM_A，源级接功率地，漏极接第三NMOS管MN3的栅极，第一耐压管M1的栅极接电源VCC，漏极接第八PMOS管MP8的漏极，源级接第四NMOS管MN4的漏极，第二耐压管M2的栅极接电源VCC，漏极接第九PMOS管MP9的漏极，源级接第五NMOS管MN5的漏极；下功率管驱动增强电路包括第五反相器INV5、第六反相器INV6以及第一稳压管Z1，驱动上功率管逻辑信号第二上功率管驱动信号PWM_B作为第五反相器INV5的输入，第五反相器INV5的输出作为第六反相器INV6的输入，第六反相器INV6的输出连接下功率管的栅极，第一稳压管Z1连接下功率管的栅极；所述的有源钳位电路包括第十二PMOS管MP12、第十三PMOS管MP13、第十四PMOS管MP14、第十五PMOS管MP15、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第一三极管Q1、第二三极管Q2、第三三极管Q3、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第二电容C2、第三电容C3、第二稳压管Z2、第三耐压管M3；第一三级管Q1的基极接基准电压，发射级经第一电阻R1连接到功率地，第二三极管Q2的发射极经第一电阻R1连接到功率地，第三三极管Q3的发射极接上功率管的栅极，集电极接VDD，第十二PMOS管MP12的源级接VDD，栅极和漏极共同接到第一三极管的集电极，第十三PMOS管MP13的源级接VDD，栅极接第十二PMOS管MP12的栅极，漏极接第二三极管Q2的集电极，第十四PMOS管MP14的源级接VDD，栅极和漏极短接，第十五PMOS管MP15的源级接VDD，栅极接第十四PMOS管MP14的栅极，第八NMOS管MN8的栅极接第二三极管Q2的集电极，源级接第二三极管Q2的基极，漏极接第十四PMOS管MP14的漏极，第九NMOS管MN9的栅极和漏极接第十五PMOS管MP15的漏极，第十NMOS管MN10的栅极和漏极接第九NMOS管MN9的源级，第十NMOS管MN10的源级接地，第十一NMOS管MN11的栅极接第九NMOS管MN9的栅极，第十二NMOS管的栅极接到第十NMOS管MN10的栅极，源级接功率地，漏极接第十一NMOS管MN11的源级，第一电阻R1连接第一三极管Q1和第二三极管Q2的发射极与功率地，第二电阻R2连接第二三极管Q2的基极与功率地，第三电阻R3与第二电容C2串联连接第二三极管Q2的集电极与功率地，第四电阻R4和第三电容C3并联连接第三三极管Q3的基极与VDD，第三耐压管M3的栅极接电源VCC，源级接第十一NMOS管MN11的漏极，第三耐压管M3的漏极接第三三极管Q3基极，第二稳压管连接上功率管的栅极与VDD；所述的功率驱动级包括上功率管HS、下功率管LS，上功率管HS的栅极接第三三极管Q3的发射极，源级接VDD，下功率管LS的栅极接第六反相器的输出，源级接功率地，上下功率管的漏极作为控制系统的输出；所述的辅助放电支路包括第七反相器INV7、第十三NMOS管MN13、第四耐压管M4、第五电阻R5、第六电阻R6以及串联二极管D；使能信号作为反相器INV7的输入，反相器INV7的输出通过第六电阻R6连接到功率地，第十三NMOS管MN13的栅极接反相器INV7的输出，源级接功率地，漏极经第五电阻R5连接到输出端OUT，第四耐压管M4的栅极接第十三NMOS管MN13的漏极，源级接功率地，漏极接输出端OUT，串联二极管的正向端接第四耐压管M4的栅极，串联二极管的反向端接功率地。