[发明专利]一种用于相干解调的FPGA时序优化方法

摘要

本发明公开了一种用于相干解调的FPGA时序优化方法。所述FPGA时序优化方法包括对FPGA进行流水线设计；判断是否存在总延时超过延时阈值δ的路径；判断目标路径中逻辑延时与布线延时的比值k是否大于等于延时比例阈值ε；将所述目标路径对应算法模块中的算法设置为穷举法，并将该算法模块所有可能的计算结果存储于只读存储器中；重新设置FPGA的最大扇出直至所有路径总延时的最大值小于等于延时阈值δ。本发明通过逻辑优化的方法，从而解决了有反馈或者迭代运算而不能使用流水线设计进行优化的问题，该方法将所有可能的计算结果存储于只读存储器中，从而采用穷举法减少了路径中的逻辑级数，提高了FPGA的实时处理频率。

主权项

1.一种用于相干解调的FPGA时序优化方法，其特征在于，包括以下步骤：S1.对FPGA进行流水线设计；S2.判断是否存在总延时超过延时阈值δ的路径，若是，则选取该路径作为目标路径，并进入步骤S3，若否，则时序优化结束，其中，所述总延时由逻辑延时和布线延时组成；S3.判断目标路径中逻辑延时与布线延时的比值k是否大于等于延时比例阈值ε，若是，则进入步骤S4，若否，则进入S5；S4.将所述目标路径对应算法模块中的算法设置为穷举法，并将该算法模块所有可能的计算结果存储于只读存储器中，返回步骤S2；S5.重新设置FPGA的最大扇出直至所有路径总延时的最大值小于等于延时阈值δ，返回步骤S2；所述S1具体为：判断总体电路中是否存在反馈回路或者迭代运算，是则保持不变，否则选取总体电路中的组合逻辑电路，并在所述组合逻辑电路中相邻的逻辑电路之间设置寄存器。