[发明专利]一种数据时序的均衡方法及系统

摘要

本发明涉及数字通信领域，尤其涉及一种数据时序的均衡方法及系统。本发明通过在第二FPGA中增设一数据时序均衡模块，在进行写操作前首先进行训练过程，对数据信号和时钟信号进行均衡得到一接收调整时间，在进行写操作时利用该接收调整时间使得数据信号和时钟信号的时序一致，避免了高速控制总线等长带来的高成本，占用较多面积等问题。

主权项

一种数据时序的均衡方法，其特征在于，应用于第一FPGA模块向第二FPGA模块进行写操作的过程中，所述均衡方法包括：步骤S1，所述第一FPGA模块发送一训练开始信号至所述第二FPGA模块；步骤S2，所述第一FPGA模块发送时钟信号和与所述时钟信号关联的数据信号至所述第二FPGA模块的数据时序均衡模块；步骤S3，所述数据时序均衡模块根据所述时钟信号和所述数据信号，得到一接收调整时间；步骤S4，所述第二FPGA模块发送一训练结束信号至所述第一FPGA模块；步骤S5，所述第一FPGA模块与所述第二FPGA模块建立通信连接，以使所述第二FPGA模块根据所述接收调整时间调整所述数据信号或所述始终信号的接收时序后，所述时钟信号和所述数据信号的时序一致。