[发明专利]一种主从结构多节点网络的时间同步方法

摘要

本发明公开了一种主从结构多节点网络的时间同步方法，其针对网络的各个节点物理上通过有线进行连接，节点间的通讯可采用RS485、RS422、RS232、CAN总线等方式，设计了两种时钟同步机制：一种是应答式机制，另一种是广播式机制。本发明通过FPGA时钟采样可以得到各个报文发送和接收的准确时刻；通过应答式同步方式计算传输平均时延和主从时钟偏移，之后加以补偿时间精度可以达到纳秒级的高精度时间同步；通过广播式同步方式，在忽略通道传输时延的条件下可以达到较高精度的时间同步。 1

主权项

1.一种主从结构多节点网络的时间同步方法，其特征在于：

在考虑传输时延的情况下，通过应答式同步机制采样获取主从节点在各自时钟下关于同步报文的发送时刻和接收时刻以及关于传输时延测量请求报文的发送时刻和接收时刻，并对这些时刻标记上不同的时间戳以解算出主从节点之间的同步时延；根据所述的同步时延对主从节点各自时钟的时刻、频率以及相位进行调控，以实现网络中所有节点高精度的时间同步；

在不考虑传输时延的情况下即传输时延相比时钟精度要求可以忽略时，通过广播式同步机制采样获取主节点在本地时钟下关于同步报文的发送时刻以及从节点在本地时钟下关于同步报文的接收时刻，并对这些时刻标记上不同的时间戳以解算出主从节点之间的同步时延；根据所述的同步时延对主从节点各自时钟的时刻、频率以及相位进行调控，以实现网络中所有节点高精度的时间同步；或者通过周期性广播同步脉冲来实现，即主从节点约定好同步脉冲的发送间隔，从节点每次收到主节点发送的同步脉冲后将本地时钟与主节点时钟对齐，周期性地执行此过程以实现网络中所有节点高精度的时间同步；

在考虑传输时延的情况下，通过以下算式解算主从节点之间的同步时延：

T_m2s＝Delay+Offset

Delay＝0.5(TS1‑TM1+TM2‑TS2)

Offset＝0.5(TS1‑TM1‑TM2+TS2)

在不考虑传输时延的情况下，通过以下算式解算主从节点之间的同步时延：

T_m2s＝TS1‑TM1

其中：T_m2s为主从节点之间的同步时延，Offset为从节点时钟相对于主节点时钟的偏移量，Delay为主从节点之间上下行的链路平均时延，TM1为主节点时钟下同步报文发送时刻对应的时间戳，TS1为从节点时钟下同步报文接收时刻对应的时间戳，TS2为从节点时钟下传输时延测量请求报文发送时刻对应的时间戳，TM2为主节点时钟下传输时延测量请求报文接收时刻对应的时间戳；

所述时间同步具体可采用以下两种实现方式：

第一种方式即通过FPGA收发报文并在收发报文时候读取本地时钟并标记上收发的时间戳，同时FPGA在收到信号后解调信号组成信号帧并进行延迟解算和对系统时钟进行调整控制，或将收发获取的时间戳发送给MCU，由MCU来进行时间偏差和传输延迟解算处理，并进行系统时钟调整；

第二种方式即由FPGA监听MCU的收发报文，只提取报文收发的时间戳并发送给MCU，MCU负责数据的收发组帧，通过读取FPGA提取的时间戳解算出时间偏差并本地时钟进行调整控制；

所述FPGA负责各个节点信号帧的收发并记录各个信号帧的离开或到达时刻，即当总线上的信号帧到达时，FPGA利用其内部时钟晶振检测到信号帧头首个数据包的起始位跳变电平时立刻获取并记录时间戳作为该信号帧精确的到达时刻；同样在信号帧发送离开时，FPGA利用其内部时钟晶振检测到信号帧头首个数据包的起始位跳变电平时立刻获取并记录时间戳作为该信号帧精确的离开时刻。

2.根据权利要求1所述的时间同步方法，其特征在于：所述同步脉冲的发送间隔为整秒、整分、整时或其他约定间隔。

3.根据权利要求1所述的时间同步方法，其特征在于：采用FPGA来实现对主从节点关于同步报文发送时刻和接收时刻的采样工作、关于传输时延测量请求报文发送时刻和接收时刻的采样工作以及不同时间戳的标记工作；采用FPGA或MCU来实现同步时延的解算工作以及对主从节点各自时钟的时刻、频率以及相位的调控工作。