[发明专利]时钟同步方法

摘要

本发明提供一种时钟同步方法。在本发明的时钟同步方法中，在下位层模块的分频时钟的时钟树的起点配置第1同步FF，并获取从基准时钟和分频时钟的分支点至第1同步FF为止的基准时钟的延迟时间的最大值。将第2同步FF之间的基准时钟的延迟时间的最大值确定为不到基准时钟的半个周期的时间。根据分频时钟的延迟时间的最大值以及第2同步FF之间的基准时钟的延迟时间的最大值确定第2同步FF的级数。将从分支点开始的延迟时间的目标值确定为第2同步FF之间的基准时钟的延迟时间的最大值以下的延迟时间，并在延迟时间成为延迟时间的目标值的位置配置第2同步FF及锁存器。

主权项

一种时钟同步方法，其从顶层模块所具备的时钟生成电路经由多个下位层模块各自所具备的基准时钟的时钟树以及所述基准时钟被分频的分频时钟的时钟树，使所述基准时钟以及所述分频时钟的相位同步，所述基准时钟以及所述分频时钟供给至与所述基准时钟同步动作的第1终端FF以及与所述分频时钟同步动作的第2终端FF，所述时钟同步方法的特征在于，具备如下步骤：在各所述下位层模块的分频时钟的时钟树的起点配置第1同步FF，其中，所述第1同步FF与从各所述下位层模块所具备的基准时钟的时钟树输入的基准时钟同步而将所述分频时钟作为数据信号来保持，并以被保持的所述分频时钟的数据信号作为数据输入，且与各所述下位层模块所具备的基准时钟的时钟树的起点连接；求出从所述基准时钟和所述分频时钟的分支点至各所述下位层模块的第1同步FF为止的基准时钟的延迟时间，并获取所述基准时钟的延迟时间的最大值；将在各所述下位层模块的分频时钟的配线路径上串联配置的多个第2同步FF之间的基准时钟的延迟时间的最大值确定为不到所述基准时钟的半个周期的时间；以用在将所述基准时钟的延迟时间的最大值除以所述第2同步FF之间的基准时钟的延迟时间的最大值而得到的除算结果的值以上且为所述分频时钟的分频数的倍数的值对各所述下位层模块的分频时钟的配线路径进行分割的方式确定第2同步FF的级数，其中，所述第2同步FF在各所述下位层模块的分频时钟的配线路径上串联配置，且与所述基准时钟同步而将所述分频时钟作为数据信号来依次保持；将从所述基准时钟和所述分频时钟的分支点至各所述下位层模块的各第2同步FF以及第1同步FF为止的延迟时间的目标值确定为所述第2同步FF之间的基准时钟的延迟时间的最大值以下的延迟时间；在分频时钟的配线路径上的位置配置已确定级数的各所述第2同步FF，其中，该分频时钟以从所述基准时钟和所述分频时钟的分支点至各所述下位层模块的已确定级数的各所述第2同步FF以及第1同步FF为止的延迟时间为所述延迟时间的目标值；在所述分频时钟的配线路径上的各第2同步FF的后方配置锁存器，其中，所述锁存器在与前级的所述第2同步FF的时钟输入端子连接的基准时钟的低电平期间，使前级的所述第2同步FF的输出信号通过；以及将与各所述下位层模块的第1级的第2同步FF的时钟输入端子连接的基准时钟延迟了至各所述第2同步FF为止的延迟时间的目标值份的延迟基准时钟连接于各所述第2同步FF的时钟输入端子，并将与最后一级的所述第2同步FF连接的延迟基准时钟连接于所述基准时钟的时钟树的起点。