[发明专利]一种应用于靶场测试的加速度记录装置

摘要

本发明公开了一种靶场测试系统中的加速度记录装置，该装置包括加速度传感模块、A/D转换模块、FPGA信号处理模块、Flash数据存储模块、USB数据传输模块以及供电模块。装置工作时，加速度传感模块获得加速度信号，输出到A/D转换模块，A/D转换模块将加速度对应的电压信号转化为数字信号，输出到FPGA信号处理模块完成数据处理，FPGA信号处理模块可将处理后的信号输出到Flash数据存储模块进行保存，也可将数据通过USB数据传输模块传输到计算机进行实时处理。本发明使用的加速度传感器为高精度、低功耗的三轴加速度计，可获得高精度的加速度数据，不论是靶场测试还是其他的应用领域，都可以满足当前的实际应用需求。

主权项

一种应用于靶场测试的加速度记录装置，其特征在于，包括加速度传感模块、A/D转换模块、FPGA信号处理模块、USB数据传输模块、Flash数据存储模块和供电模块；所述加速度传感模块输出端与A/D转换模块的输入端相连，A/D转换模块的输出端与FPGA信号处理模块的信号输入端相连，FPGA信号处理模块的一个输出端与A/D转换模块的控制信号输入端相连，FPGA信号处理模块的另一个输出端与USB数据传输模块的输入端相连，FPGA信号处理模块的第三输出端与Flash数据存储模块的输入端相连，Flash数据存储模块的输出端与FPGA信号处理模块的信号输入端相连，USB数据传输模块的输出端与外部计算机相连；供电模块为上述各模块供电；加速度传感模块完成加速度信号到电信号的转换；A/D转换模块完成加速度对应的电信号到数字信号的转换；FPGA信号处理模块用于控制A/D转换模块的工作模式，并完成数字信号的处理，同时对数据存储方式进行选择，确定数据存入Flash数据存储模块还是通过USB数据传输模块将数据发送到计算机；Flash数据存储模块则完成数据的存储功能；USB数据传输模块完成加速度记录装置与计算机之间的数据传输；所述A/D转换模块包括芯片MAX1309(U9)，芯片MAX1309(U9)的4脚、5脚、7脚、8脚作为A/D转换模块的信号输入端，连接加速度传感模块的输出端；芯片MAX1309(U9)的40脚、41脚、42脚、43脚、44脚、45脚、46脚作为A/D转换模块的控制信号输入端，连接到FPGA信号处理模块的控制信号输出端；芯片MAX1309(U9)的26脚、27脚、28脚、29脚、30脚、31脚、32脚、33脚、34脚、35脚、36脚、37脚作为A/D转换模块的信号输出端，连接到FPGA信号处理模块的信号输入端；所述的Flash数据存储模块包括芯片MT29F2G08(U3)，芯片MT29F2G08(U3)的8脚、16脚、17脚、18脚连接到FPGA信号处理模块的控制信号输出端，芯片MT29F2G08(U3)的29脚、30脚、31脚、32脚、41脚、42脚、43脚、44脚一方面作为Flash数据存储模块的信号输入端口，连接到FPGA信号处理模块的数据输出端；另一方面作为Flash数据存储模块的信号输出端口，连接到FPGA信号处理模块的数据输入端；所述FPGA信号处理模块采用的核心处理芯片为XC3S500E系列芯片；所述供电模块中，第一电容(C1)和第四电容(C4)并联，一端连接第一两芯插头(P1)的1脚和芯片7809的Vin脚，另一端连接到地；第二电容(C2)和第五电容(C5)并联，一端连接到芯片7809的Vout脚和芯片7805的Vin脚，另一端连接到地；第三电容(C3)和第六电容(C6)并联，一端连接到芯片7805的Vout脚，另一端连接到地；第十一电容(C11)和第十三电容(C13)并联，一端连接到芯片AMS1117‑3.3的3脚(IN)，另一端连接到地；第十二电容(C12)和第十四电容(C14)并联，一端连接到芯片AMS1117‑3.3的2脚(OUT)、4脚(OUT)，另一端连接到地；第七电容(C7)和第九电容(C9)并联，一端连接到芯片AMS1117‑2.5的3脚(IN)，另一端连接到地；第八电容(C8)和第十电容(C10)并联，一端连接到芯片AMS1117‑2.5的2脚(OUT)、4脚(OUT)，另一端连接到地；第十五电容(C15)和第十七电容(C17)并联，一端连接到芯片NCP5661(U1)的1脚(ENABLE)、2脚(VIN)，另一端连接到地；第十六电容(C16)和第十八电容(C18)并联，一端连接到芯片NCP5661(U1)的4脚(VOUT)，另一端连接到地，芯片NCP5661(U1)的5脚(ERROR)连接第一电阻(R1)，第一电阻(R1)的另一端连接到+5V；第十九电容(C19)一端连接到芯片79L05(U2)的2脚(VIN)，另一端连接到地；第二十电容(C20)和第二十一电容(C21)并联，一端连接到芯片79L05(U2)的3脚(VOUT)，另一端连接到地；芯片ICL7660(U3)的2脚(CAP+)和4脚(CAP‑)间连接第二十四电容(C24)，第二十二电容(C22)和第二十三电容(C23)并联，一端连接到芯片ICL7660(U3)的8脚(V+)，另一端连接到地；第二十五电容(C25)和第二十六电容(C26)并联，一端连接到芯片ICL7660(U3)的5脚(VOUT)，另一端连接到地；第三十电容(C30)和第三十一电容(C31)并联，一端连接到+1.2V，另一端连接到地；输入电压信号连接到第一两芯插头(P1)的1脚，第一两芯插头(P1)的2脚接地；第一两芯插头(P1)的1脚连接到芯片7809的Vin脚，芯片7809的Vout脚连接到芯片7805的Vin脚和芯片ICL7660(U3)的8脚(V+)，芯片7805的Vout脚分别连接到芯片AMS1117‑3.3、芯片AMS1117‑2.5、芯片NCP5661(U1)、第二六芯插头(P2)的3脚(IN)、1脚(ENABLE)和2脚(VIN)，芯片ICL7660(U3)的5脚(VOUT)连接到芯片79L05(U2)的2脚(VIN)，芯片79L05(U2)的3脚(VOUT)连接到第二六芯插头(P2)的6脚，芯片AMS1117‑3.3的2脚(OUT)和4脚(OUT)连接到第二六芯插头(P2)的3脚，芯片AMS1117‑2.5的2脚(OUT)和4脚(OUT)连接到第二六芯插头(P2)的4脚，芯片NCP5661(U1)的4脚(VOUT)连接到第二六芯插头(P2)的5脚；所述USB数据传输模块中，芯片24LC128(U7)的1脚(A0)、8脚(VCC)连接+3.3V，芯片24LC128(U7)2脚(A1)、3脚(A2)、4脚(VSS)、7脚(WP)连接到地，芯片24LC128(U7)的5脚(SDA)通过第十四电阻与芯片CY7C68013A(U6)相连，芯片24LC128(U7)的6脚(SCL)与芯片CY7C68013A(U6)相连；芯片CY7C68013A(U6)的6脚(VCC)、10脚(AVCC)、14脚(AVCC)、18脚(VCC)、24脚(VCC)、34脚(VCC)、39脚(VCC)、50脚(VCC)连接到+3.3V，4脚(GND)、7脚(GND)、13脚(AGND)、17脚(AGND)、19脚(GND)、21脚(RESERVED)、33脚(GND)、35脚(GND)、48脚(GND)连接到地，22脚(SCL)、23脚(SDA)、51脚(WAKEUP)分别通过第十九电阻(R19)、第十八电阻(R18)、第二十电阻(R20)连接到+3.3V，11脚(XTALIN)和12脚(XTALOUT)之间连接晶振(Y1)，同时分别通过第三电容(C3)和第四电容(C4)连接到地。