[实用新型]一种信号环路检测电路

摘要

本实用新型公开一种信号环路检测电路，通过计数器产生特定的计数信号序列并配合巧妙的逻辑运算电路，计数信号依次为：01、00、10、11，逻辑运算电路设计为：在集成电路上电或启动时，输出的控制信号check_ok＝1；信号环路为完整状态时，检测完成后输出的控制信号check_ok＝1；信号环路为切断状态时，检测完成后输出的控制信号check_ok＝0；仅在计数器的计数信号为11时，输出的检测完成信号check_ready＝1，此时输出的控制信号check_ok有效。本实用新型可以在集成电路进行初始化信息配置时，通过检测信号环路是否完整，进入不同的工作模式，进而选择加载不同的配置信息。

主权项

一种信号环路检测电路，用于在上电或启动时对集成电路信号环路完整性进行检测，其特征在于：包括时钟单元、计数器和逻辑运算电路；时钟单元为计数器提供时钟，计数器在集成电路复位完成后开始计数，依次产生：01、00、10、11的计数信号，计数器的高位计数信号check_cnt[1]作为输出检测信号check_out提供给信号环路的输入端；逻辑运算电路对计数器的低位计数信号check_cnt[0]、高位计数信号check_cnt[1]、所述检测信号check_out及信号环路输出端提供的输入检测信号check_in进行逻辑运算并输出控制信号check_ok和检测完成信号check_ready，逻辑运算电路设计为：在集成电路上电或启动时，输出的控制信号check_ok＝1；信号环路为完整状态时，检测完成后输出的控制信号check_ok＝1；信号环路为切断状态时，检测完成后输出的控制信号check_ok＝0；仅在计数器的计数信号为11时，输出的检测完成信号check_ready＝1，此时输出的控制信号check_ok有效。