[发明专利]基于FPGA实现单路数字FIR滤波器的方法及装置在审
| 申请号： | 201511021023.1 | 申请日： | 2015-12-30 |
| 公开（公告）号： | CN106936405A | 公开（公告）日： | 2017-07-07 |
| 发明（设计）人： | 张慧欣 | 申请（专利权）人： | 普天信息技术有限公司 |
| 主分类号： | H03H17/00 | 分类号： | H03H17/00 |
| 代理公司： | 北京路浩知识产权代理有限公司11002 | 代理人： | 李相雨 |
| 地址： | 100080 北京*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种基于FPGA实现单路数字FIR滤波器的方法及装置，该方法包括FIR滤波器在计算时钟周期为采样时钟周期的整数倍时，获取每一乘法单元在采样时钟周期内串行计算的预设数量；根据预设数量对输入数据进行分组，向每一乘法单元输入预设数量的输入数据，以使每一乘法单元对预设数量的输入数据进行乘累加计算；采用级联加法的方式通过乘法单元将乘累加计算后的数据相加，并输出相加后的数据。通过对输入数据进行分组，减少了每一乘法单元的存储数据的存储空间，另外通过先对每一分组的输入数据进行乘累加计算，然后再将乘累加计算后的数据采用级联加法的方式相加，输出相加后的数据，减少了加法所需求的FPGA的资源，提高了FPGA的运行效率。 | ||
| 搜索关键词： | 基于 fpga 实现 路数 fir 滤波器 方法 装置 | ||
【主权项】：
一种基于FPGA实现单路数字FIR滤波器的方法，其特征在于，包括：FIR滤波器在计算时钟周期为采样时钟周期的整数倍时，获取每一乘法单元在采样时钟周期内串行计算的预设数量；所述FIR滤波器根据所述预设数量对输入数据进行分组，向每一所述乘法单元输入预设数量的输入数据，以使所述每一乘法单元对预设数量的输入数据进行乘累加计算；所述FIR滤波器采用级联加法的方式通过所述乘法单元将乘累加计算后的数据相加，并输出相加后的数据。
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