[发明专利]多处理器系统及时钟同步方法有效
| 申请号： | 201510778794.9 | 申请日： | 2015-11-13 |
| 公开（公告）号： | CN106708168B | 公开（公告）日： | 2019-12-06 |
| 发明（设计）人： | 吴君和;薛荀;王彬彬 | 申请（专利权）人： | 华为技术有限公司 |
| 主分类号： | G06F1/12 | 分类号： | G06F1/12 |
| 代理公司： | 11309 北京亿腾知识产权代理事务所(普通合伙) | 代理人： | 陈霁<国际申请>=<国际公布>=<进入国 |
| 地址： | 518129 广东*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明实施例涉及多处理器系统及时钟同步方法，该方法包括：当主处理器检测到发生热插入的从处理器时，若TSC同步管脚高电平有效，则使能所有处理器的TSC同步管脚，并向第一可编程逻辑器件发送指示信号，指示信号用于指示第一可编程逻辑器件在第一数目个总线时钟的下降沿产生一个由低电平开始的大于预设时间长度的高脉冲；主处理器和每个从处理器检测出高脉冲到达自身的TSC同步管脚后，通过内部同步时钟的上升沿采样TSC计数器的计数值；根据每个从处理器采样的TSC计数器的计数值和主处理器采样的TSC计数器的计数值，使从处理器与主处理器进行TSC时钟同步。由上可见，本发明实施例中，主处理器与可编程逻辑器件相配合，可以提高TSC时钟同步的成功率。 | ||
| 搜索关键词： | 主处理器 处理器 可编程逻辑器件 计数器 同步管脚 采样 时钟同步 高脉冲 多处理器系统 处理器检测 发送指示 同步时钟 指示信号 总线时钟 低电平 高电平 上升沿 下降沿 使能 预设 成功率 检测 配合 | ||
【主权项】：
1.一种多处理器系统的时钟同步方法，其特征在于，所述多处理器系统包括一个主处理器和至少一个从处理器，通过时间戳计时器TSC总线连接所述主处理器和所述从处理器的TSC同步管脚，所述TSC总线上连接有第一可编程逻辑器件，所述方法包括：/n当所述主处理器检测到存在发生热插入的从处理器时，若TSC同步管脚高电平有效，则使能所有处理器的TSC同步管脚，并向所述第一可编程逻辑器件发送指示信号，所述指示信号用于指示所述第一可编程逻辑器件在第一数目个总线时钟的下降沿产生一个由低电平开始的大于第一预设时间长度的高脉冲；所述第一预设时间长度大于1个CPU内部同步的时钟周期；/n所述主处理器和所述至少一个从处理器中的每个从处理器检测出所述高脉冲到达自身的TSC同步管脚后，通过内部同步时钟的上升沿采样TSC计数器的计数值；/n根据所述至少一个从处理器中的每个从处理器采样的TSC计数器的计数值和所述主处理器采样的TSC计数器的计数值，使所述至少一个从处理器与所述主处理器的TSC计数器的计数值相等，进行TSC时钟同步。/n
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