[发明专利]一种高速接口

摘要

本发明公开了一种高速接口，连接于一微处理器与一网络控制芯片之间，包括：一发射接口、一接收接口和一调试端口，调试端口分别连接发射接口和接收接口，用以配置发射接口和/或接收接口的传输信号延时时间；发射接口包括复数条第一通道，每个第一通道设置一独立的第一延时电路；接收接口包括复数条第二通道，每个第二通道设置一独立的第二延时电路；第一延时电路及第二延时电路，用以补偿微处理器与网络控制芯片的时序差异将传输信号延时时间T1；和/或补偿时序畸变将传输信号延时时间T2。采用高速接口可满足微处理器和网络控制芯片的时序要求，补偿微处理器与网络控制芯片的时序差异，以及补偿因走线长度引起的时序畸变。

主权项

1.一种高速接口，连接于一微处理器与一网络控制芯片之间，其特征在于，包括：一发射接口、一接收接口和一调试端口，所述调试端口分别连接所述发射接口和所述接收接口，用以配置所述发射接口和/或所述接收接口的传输信号延时时间；所述发射接口包括复数条第一通道，每个所述第一通道设置一独立的第一延时电路；所述接收接口包括复数条第二通道，每个所述第二通道设置一独立的第二延时电路；所述第一延时电路及所述第二延时电路，用以补偿所述微处理器与所述网络控制芯片的时序差异将传输信号延时时间T1；和/或补偿时序畸变将传输信号延时时间T2；所述复数条第一通道包括一发射时钟通道，所述发射时钟通道连接于所述微处理器的时钟控制逻辑模块与所述网络控制芯片之间，用以传输时钟信号；所述发射时钟通道对应的所述第一延时电路为时钟可编程的延时电路；所述复数条第一通道包括N条发射数据位通道，所述N条发射数据位通道连接于所述微处理器的发送数据缓存模块与所述网络控制芯片之间，用以传输数据位信号；每条所述发射数据位通道对应的所述第一延时电路为独立的数据位可编程的延时电路。