[发明专利]基于自适应TIADC的频谱分析模块

摘要

本发明公开了一种基于自适应TIADC的频谱分析模块，包括第一模数转换器、第二模数转换器、第三模数转换器、第四模数转换器、第一分数延迟滤波器、第二分数延迟滤波器、第三分数延迟滤波器、第一SRAM存储器、第二SRAM存储器、四选一选择器、第一异步FIFO模块、第二异步FIFO模块、第三异步FIFO模块、第四异步FIFO模块、第五异步FIFO模块、第一时延估计器、第二时延估计器、第三时延估计器、FFT模组、逻辑控制模块和数字下变频器；FFT模组包括第一FFT模块、第二FFT模块、第三FFT模块和第四FFT模块；优点是通过对时延误差进行自适应补偿，由此有效地保证采样数据的准确性，减小频谱分析的误差，提高工作稳定性；并且FFT模块在两个工作阶段的复用，提高了FFT模块的使用率。

主权项

一种基于自适应TIADC的频谱分析模块，其特征在于包括第一模数转换器、第二模数转换器、第三模数转换器、第四模数转换器、第一分数延迟滤波器、第二分数延迟滤波器、第三分数延迟滤波器、第一SRAM存储器、第二SRAM存储器、四选一选择器、第一异步FIFO模块、第二异步FIFO模块、第三异步FIFO模块、第四异步FIFO模块、第五异步FIFO模块、第一时延估计器、第二时延估计器、第三时延估计器、FFT模组、逻辑控制模块和数字下变频器；所述的FFT模组包括第一FFT模块、第二FFT模块、第三FFT模块和第四FFT模块；所述的四选一选择器具有第一输入端、第二输入端、第三输入端、第四输入端和使能端；所述的第一时延估计器、所述的第二时延估计器和所述的第三时延估计器分别具有第一输入端、第二输入端和输出端；所述的第一FFT模块、所述的第二FFT模块、所述的第三FFT模块和所述的第四FFT模块均具有输入端、输出端和控制端；所述的第一模数转换器的输出端和所述的第一SRAM存储器的输入端连接，所述的第一SRAM存储器的输出端分别与所述的第一异步FIFO模块的输入端和所述的四选一选择器的第一输入端连接；所述的第二模数转换器的输出端和所述的第一分数延迟滤波器的采样信号输入端连接，所述的第一分数延迟滤波器的输出端分别与所述的第二异步FIFO模块的输入端和所述的四选一选择器的第二输入端连接；所述的第三模数转换器的输出端和所述的第二分数延迟滤波器的采样信号输入端连接，所述的第二分数延迟滤波器的输出端分别与所述的第三异步FIFO模块的输入端和所述的四选一选择器的第三输入端连接；所述的第四模数转换器的输出端和所述的第三分数延迟滤波器的采样信号输入端连接，所述的第三分数延迟滤波器的输出端分别与所述的第四异步FIFO模块的输入端和所述的四选一选择器的第四输入端连接；所述的第一异步FIFO模块的输出端和所述的第一FFT模块的输入端连接，所述的第二异步FIFO模块的输出端和所述的第二FFT模块的输入端连接，所述的第三异步FIFO模块的输出端和所述的第三FFT模块的输入端连接，所述的第四异步FIFO模块的输出端和所述的第四FFT模块的输入端连接；所述的第一FFT模块的输出端分别与所述的第一时延估计器的第一输入端、所述的第二时延估计器的第一输入端和所述的第三时延估计器的第一输入端连接；所述的第二FFT模块的输出端与所述的第一时延估计器的第二输入端连接；所述的第三FFT模块的输出端与所述的第二时延估计器的第二输入端连接；所述的第四FFT模块的输出端与所述的第三时延估计器的第二输入端连接；所述的第一时延估计器的输出端和所述的第一分数延迟滤波器的时延信号输入端连接，所述的第二时延估计器的输出端和所述的第二分数延迟滤波器的时延信号输入端连接，所述的第三时延估计器的输出端和所述的第三分数延迟滤波器的时延信号输入端连接；所述的四选一选择器的输出端与所述的数字下变频器的输入端连接，所述的数字下变频器的输出端与所述的第五异步FIFO模块的输入端连接，所述的第五异步FIFO模块的输出端分别与所述的第一FFT模块的输入端、所述的第二FFT模块的输入端、所述的第三FFT模块的输入端和所述的第四FFT模块的输入端连接，所述的第一FFT模块的输出端、所述的第二FFT模块的输出端、所述的第三FFT模块的输出端和所述的第四FFT模块的输出端分别与所述的第二SRAM存储器的输入端连接；所述的逻辑控制模块分别与所述的第一FFT模块的控制端、所述的第二FFT模块的控制端、所述的第三FFT模块的控制端和所述的第四FFT模块的控制端连接；所述的四选一选择器的使能端接入依次选通所述的四选一选择器的第一输入端、第二输入端、第三输入端和第四输入端的使能控制信号；所述的第一模数转换器、所述的第二模数转换器、所述的第三模数转换器和所述的第四模数转换器组成四通道模数转换器；采样时，四通道模数转换器对信号进行时间交替采样，所述的第一模数转换器的输出信号输入到第一SRAM存储器中后被缓存到第一异步FIFO模块中，所述的第二模数转换器的输出信号输入到所述的第一分数延迟滤波器中处理后被缓存到所述的第二异步FIFO模块中，所述的第三模数转换器的输出信号输入到所述的第二分数延迟滤波器中处理后被缓存到所述的第三异步FIFO模块中，所述的第四模数转换器的输出信号输入到所述的第三分数延迟滤波器中处理后被缓存到所述的第四异步FIFO模块中；所述的第一FFT模块在所述的逻辑控制模块控制下采集缓存到所述的第一异步FIFO模块中的数据并对该数据进行傅立叶变换后分别输入到所述的第一时延估计器的第一输入端、所述的第二时延估计器的第一输入端和所述的第三时延估计器的第一输入端，所述的第二FFT模块在所述的逻辑控制模块控制下采集缓存到所述的第二异步FIFO模块中的数据并对该数据进行傅立叶变换后输入到所述的第一时延估计器的第二输入端，所述的第三FFT模块在所述的逻辑控制模块控制下采集缓存到所述的第三异步FIFO模块中的数据并对该数据进行傅立叶变换后输入到所述的第二时延估计器的第二输入端，所述的第四FFT模块在所述的逻辑控制模块控制下采集缓存到所述的第四异步FIFO模块中的数据并对该数据进行傅立叶变换后输入到所述的第三时延估计器的第二输入端；所述的第一时延估计器生成时延信号传送给所述的第一分数延迟滤波器，所述的第二时延估计器生成时延信号传送给所述的第二分数延迟滤波器，所述的第三时延估计器生成时延信号传送给所述的第三分数延迟滤波器，所述的第一分数延迟滤波器、所述的第二分数延迟滤波器、所述的第三分数延迟滤波器分别生成对应的校正信号，此时，所述的四选一选择器在外部使能控制信号的控制下按顺序依次选通所述的四选一选择器的第一输入端、第二输入端、第三输入端和第四输入端，所述的第一SRAM存储器的输出信号、所述的第一分数延迟滤波器输出的校正信号、所述的第二分数延迟滤波器输出的校正信号和所述的第三分数延迟滤波器输出的校正信号按顺序在所述的四选一选择器的输出端输出，此时，所述的四选一选择器的输出端的输出信号为所述的第一SRAM存储器的输出信号、所述的第一分数延迟滤波器输出的校正信号、所述的第二分数延迟滤波器输出的校正信号和所述的第三分数延迟滤波器输出的校正信号拼接成的一路数据流，所述的数字下变频器对该路数据流进行下变频抽取处理后将该路数据流的下变频抽取信号输出，该路数据流的下变频抽取信号由所述的第一SRAM存储器的输出信号、所述的第一分数延迟滤波器输出的校正信号、所述的第二分数延迟滤波器输出的校正信号和所述的第三分数延迟滤波器输出的校正信号拼接后经下变频器输出得到，下变频抽取信号输入到所述的第五异步FIFO模块，此时，所述的第五异步FIFO模块输出信号分为四组FFT运算长度信号，所述的第一FFT模块首先在所述的逻辑控制模块的控制下采集所述的第五异步FIFO模块中的第一组FFT运算长度信号进行频谱分析处理后得到对应的频谱分析信号缓存到第二SRAM存储器中，然后所述的第二FFT模块在所述的逻辑控制模块的控制下采集所述的第五异步FIFO模块中的第二组FFT运算长度信号进行频谱分析处理后得到对应的频谱分析信号缓存到第二SRAM存储器中，接着所述的第三FFT模块在所述的逻辑控制模块的控制下采集所述的第五异步FIFO模块中的第三组FFT运算长度信号进行频谱分析处理后得到对应的频谱分析信号缓存到第二SRAM存储器中，最后所述的第四FFT模块在所述的逻辑控制模块的控制下采集所述的第五异步FIFO模块中的第四组FFT运算长度信号进行频谱分析处理后得到对应的频谱分析信号缓存到第二SRAM存储器中，四路频谱分析信号在所述的第二SRAM存储器中拼接而形成校正后的频谱信号。