[发明专利]半导体叠层封装方法有效
| 申请号： | 201510459158.X | 申请日： | 2015-07-30 |
| 公开（公告）号： | CN105097568A | 公开（公告）日： | 2015-11-25 |
| 发明（设计）人： | 石磊 | 申请（专利权）人： | 南通富士通微电子股份有限公司 |
| 主分类号： | H01L21/50 | 分类号： | H01L21/50;H01L21/56;H01L21/60 |
| 代理公司： | 北京志霖恒远知识产权代理事务所(普通合伙) 11435 | 代理人： | 孟阿妮;郭栋梁 |
| 地址： | 226006 江*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明提供了一种半导体叠层封装方法，其特征在于，包括：A:制作上封装体，B:制作封装有芯片的下封装体，C:将上封装体和下封装体叠层封装，步骤B包括：S101：提供制作下封装体的金属板；S102：在金属板上表面形成金属凸点；S103：将待装载的芯片连接在金属板的上表面；S104：用塑封底填料将芯片固定和封装于金属板上形成塑封体；S105：打磨塑封体；S106：去除金属板；S107：在步骤S106处理后的塑封体的上表面形成再布线金属层，在再布线金属层上形成第一焊球。本发明提供的封装方法在金属板上形成金属凸点以作为下封装体的电极，实现多个芯片在整个封装体中上下导通；并打磨塑封体减小封装厚度，提高封装密度。 | ||
| 搜索关键词： | 半导体 封装 方法 | ||
【主权项】：
一种半导体叠层封装方法，包括：A：制作上封装体，B：制作封装有芯片的下封装体，C：将所述上封装体和所述下封装体叠层封装，其特征在于，所述步骤B包括：S101：提供制作所述下封装体的金属板；S102：在所述金属板上表面形成金属凸点，所述金属凸点的高度大于等于待装载的芯片的厚度；S103：将所述待装载的芯片连接在所述金属板的上表面；S104：用塑封底填料将上述芯片固定和封装于所述金属板上形成塑封体，所述塑封体包覆所述金属凸点；S105：打磨所述塑封体，露出所述金属凸点和所述芯片的上表面；S106：去除所述金属板，露出所述金属凸点的下表面；S107：在步骤S106处理后的塑封体的上表面形成再布线金属层，在所述再布线金属层上对应所述金属凸点和所述芯片的布线处形成第一焊球。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
