[发明专利]一种局部总线结构及数据交互方法

摘要

本发明提供一种用于核电仪控系统的多FPGA之间数据可靠通讯的局部总线结构，包括主FPGA，两个及两个以上从FPGA，所述主FPGA与从FPGA之间通过全双工并行总线传输数据，其特征在于，所述主FPGA和从FPGA为内嵌黑盒IP核的FPGA；所述主FPGA包括设有CRC(循环冗余校验)的数据处理模块，总线数据收发控制器，I/O模块，从FPGA包括设有CRC的数据处理模块，接收数据双口RAM，发送数据双口RAM，I/O模块。采用本发明的总线结构和方法，解决了多FPGA之间的数据可靠通信的问题，还自定义的总线方式，总线控制器自行编写，满足了核电行业不能用黑盒IP的特定要求。

主权项

一种用于核电仪控系统的多FPGA之间数据可靠通讯的局部总线结构，包括主FPGA，两个及两个以上从FPGA，所述主FPGA与从FPGA之间通过全双工并行总线传输数据，其特征在于，所述主FPGA和从FPGA为内嵌黑盒IP核的FPGA；所述主FPGA包括设有CRC的数据处理模块，总线数据收发控制器，I/O模块，从FPGA包括设有CRC的数据处理模块，接收数据双口RAM，发送数据双口RAM，I/O模块，所述通过全双工并行总线传输的数据包括，时钟信号、数据信号、地址信号、写控制信号、写数据完成信号、读控制信号、读数据完成信号、读数据准备好信号，所述时钟信号和读控制信号采用主从设备点对点的连接方式；所述地址信号、数据信号、写控制信号和读数据完成信号采用相同的拓扑结构，采用T行拓扑和菊花链式拓扑混合的拓扑方式；所述读数据准备好信号采用主从设备点对点的连接方式，以确保时钟的信号完整性。