[发明专利]一种适合低电压工作的8管SRAM位单元电路阵列

摘要

本发明公开了一种适合低电压工作的8管SRAM位单元电路阵列，该8管SRAM位单元是在传统6管SRAM位单元中增加两个NMOS管，分别由两根信号线控制；由该8管SRAM位单元组成的阵列中，每列增加两个PMOS管，也分别由上述两根信号线控制。在写操作时，通过控制阵列中每列新增的两个PMOS管关断位单元(bit cell)的供电电源，消除了竞争关系，实现没有竞争的操作；通过在每个SRAM位单元中新加入两个控制NMOS管，消除了对阵列中同一行的非选中列上的SRAM位单元的干扰。本发明提出的新型电路结构能够同时解决SRAM写操作时数据竞争问题，以及非选中单元数据受干扰问题，从而使得SRAM能够在更低的电压下进行工作。

主权项

一种适合低电压工作的8管SRAM位单元电路阵列，其特征在于：由若干行若干列的8管SRAM位单元电路组成，所述8管SRAM位单元电路包括第一PMOS管(P1)、第二PMOS管(P2)、第一NMOS管(N1)、第二NMOS管(N2)、第三NMOS管(N3)、第四NMOS管(N4)、第五NMOS管(N5)和第六NMOS管(N6)；其中，所述第一PMOS管(P1)与所述第一NMOS管(N1)组成第一反相器，所述第二PMOS管(P2)与所述第二NMOS管(N2)组成第二反相器；所述第一反相器的输出端直接连接到所述第二反相器的输入端，所述第二反相器的输出端直接连接到所述第一反相器的输入端；所述第一PMOS管(P1)和所述第二PMOS管(P2)的源极与电源连接，所述第一NMOS管(N1)和所述第二NMOS管(N2)的源极接地；所述第三NMOS管(N3)的源极与第一位线(BL)相连，所述第三NMOS管(N3)的基极与第一信号线(WWLB)相连，所述第三NMOS管(N3)的漏极与所述第五NMOS管(N5)的源极相连，所述第五NMOS管(N5)的基极与字线(WL)相连,所述第五NMOS管(N5)的漏极与所述第一反相器的输出端连接；所述第四NMOS管(N4)的源极与第二位线(BLB)相连，所述第四NMOS管(N4)的基极与第二信号线(WWLA)相连，所述第四NMOS管(N4)的漏极与所述第六NMOS管(N6)的源极相连，所述第六NMOS管(N6)的基极与所述字线(WL)相连,所述第六NMOS管(N6)的漏极与所述第二反相器的输出端连接；每一行的所述8管SRAM位单元电路通过该行的字线连接，每一列的所述8管SRAM位单元电路通过该列的两根位线连接，其特征在于：所述阵列的每一列中均增设第三PMOS管(P3)和第四PMOS管(P4)；每一列中的所述8管SRAM位单元电路的所述第一PMOS管(P1)的源极分别与所述第三PMOS管(P3)的漏极连接，所述第三PMOS管(P3)的源极与电源连接，所述第三PMOS管(P3)的基极与所述第一信号线(WWLB)相连；每一列中的所述8管SRAM位单元电路的所述第二PMOS管(P2)的源极分别与所述第四PMOS管(P4)的漏极连接，所述第四PMOS管(P4)的源极与电源连接，所述第四PMOS管(P4)的基极与所述第二信号线(WWLA)相连。