[发明专利]双边带干涉的相位编码量子密钥分发系统有效
申请号: | 201510198030.2 | 申请日: | 2015-04-23 |
公开(公告)号: | CN104767609B | 公开(公告)日: | 2017-12-05 |
发明(设计)人: | 于波;景明勇;胡建勇;张国峰;肖连团;贾锁堂 | 申请(专利权)人: | 山西大学 |
主分类号: | H04L9/08 | 分类号: | H04L9/08;H04B10/548;H04L1/00 |
代理公司: | 太原科卫专利事务所(普通合伙)14100 | 代理人: | 朱源,武建云 |
地址: | 030006*** | 国省代码: | 山西;14 |
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摘要: | 本发明涉及单光子量子密钥分发技术,具体是一种利用通信双方对单光子加载调制相位的差异,实现单光子的干涉,从而进行量子密钥分发的系统及方法。发送方对单频激光进行调制,产生对应的调制边带,调节边带光强到单光子量级,之后经过光纤传输后到达接收方,接收方进行同频解调,也产生对应的调制边带,边带干涉结果由双方的相位差决定,利用光栅和单光子探测器测量干涉结果,从而通信双方可以共享安全密钥。这种装置可以基于载波调制使得多边带同时分发密钥,不同用户可以利用不同的边带进行保密通信。解决了传统相位调制系统使用效率低的问题,尤其适用于短距离的城域网络,提高了光纤网络的使用效率。 | ||
搜索关键词: | 双边 干涉 相位 编码 量子 密钥 分发 系统 方法 | ||
【主权项】:
一种双边带干涉的相位编码量子密钥分发系统,包括发送方和接收方,其特征在于:包括第一FPGA(23),所述第一FPGA(23)的一输出端与DG645(24)外触发端口连接,所述DG645(24)的输出端口与第一强度调制器(2)的控制端连接,所述第一强度调制器(2)的输入端与信号光激光器(1)的输出端连接;所述第一FPGA(23)的二输出端与第一开关(26)的控制端连接,所述第一开关(26)的输入端与第一射频信号源(25)的输出端连接,所述第一开关(26)的两输出端分别与第一移相器(27)的输入端和第二移相器(28)的输入端连接,第一移相器(27)的输出端和第二移相器(28)的输出端通过第一合束器(29)合在一起后与第一电衰减器(30)连接;所述第一FPGA(23)的三输出端与第二开关(32)的控制端连接,所述第二开关(32)的输入端与第二射频信号源(31)的输出端连接,所述第二开关(32)的两输出端分别与第三移相器(33)的输入端和第四移相器(34)的输入端连接,第三移相器(33)的输出端和第四移相器(34)的输出端通过第二合束器(35)合在一起后与第二电衰减器(36)连接;第一电衰减器(30)的输出端和第二电衰减器(36)的输出端通过第三合束器(37)连接到第二强度调制器(3)的控制端;所述第二强度调制器(3)的输入端与第一强度调制器(2)的输出端连接,所述第二强度调制器(3)的输出端与光衰减器(4)的输入端连接;所述第一FPGA(23)的四输出端与第三强度调制器(20)的控制端连接;第三强度调制器(20)的输入端与同步激光器(19)的输出端连接;所述光衰减器(4)的输出端和第三强度调制器(20)的输出端与第一波分复用器(5)的两输入端分别连接,所述第一波分复用器(5)的输出端与光纤(6)的输入端连接;光纤(6)的输出端与第二波分复用器(7)的输入端连接,所述第二波分复用器(7)的一输出端与偏振控制器(8)的输入端连接;所述第二波分复用器(7)的二输出端与光电探测器(21)的输入端连接,所述光电探测器(21)的输出端与放大器(22)的输入端连接,所述放大器(22)的输出端与第二FPGA(38)的一输入端、第一单光子探测器(12)的触发端、第二单光子探测器(15)的触发端和第三单光子探测器(18)的触发端分别连接;所述偏振控制器(8)的输出端与相位调制器(9)的输入端连接,所述相位调制器(9)的输出端与第一环形器(10)的一号端口连接,所述第一环形器(10)的二号端口与第一光栅(11)的输入端连接,所述第一光栅(11)的输出端与第一单光子探测器(12)的输入端连接;所述第一环形器(10)的三号端口与第二环形器(13)的一号端口连接,所述第二环形器(13)的二号端口与第二光栅(14)的输入端连接,所述第二光栅(14)的输出端与第二单光子探测器(15)的输入端连接;所述第二环形器(13)的三号端口与第三环形器(16)的一号端口连接,所述第三环形器(16)的二号端口与第三光栅(17)的输入端连接,所述第三光栅(17)的输出端与第三单光子探测器(18)的输入端连接;第一单光子探测器(12)的输出端、第二单光子探测器(15)的输出端、第三单光子探测器(18)的输出端分别与第二FPGA(38)的二输入端、三输入端、四输入端连接;所述第二FPGA(38)的一输出端与第三开关(40)的控制端连接,所述第三开关(40)的输入端与第三射频信号源(39)的输出端连接,所述第三开关(40)的两输出端分别与第五移相器(41)的输入端、第六移相器(42)的输入端连接,第五移相器(41)的输出端和第六移相器(42)的输出端通过第四合束器(43)合在一起后与第三电衰减器(44)连接;所述第二FPGA(38)的二输出端与第四开关(46)的控制端连接,所述第四开关(46)的输入端与第四射频信号源(45)的输出端连接,所述第四开关(46)的两输出端分别与第七移相器(47)的输入端、第八移相器(48)的输入端连接,第七移相器(47)的输出端和第八移相器(48)的输出端通过第五合束器(49)合在一起后与第四电衰减器(50)连接;第三电衰减器(44)的输出端和第四电衰减器(50)的输出端通过第六合束器(51)连接到相位调制器(9)的控制端。
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