[发明专利]PMOS栅极驱动电路

摘要

本发明提供一种PMOS栅极驱动电路，包括级联的多个GOA单元电路，每一级GOA单元电路均包括：上拉控制模块(100)、上拉模块(200)、下传模块(300)、第一下拉模块(400)、自举电容(500)、及下拉维持模块(600)；所述上拉控制模块(100)接入一恒压负电位(VSS1)，能够降低PMOS器件漏电对第一节点(Q(N))的影响；所述下拉维持模块(600)设置由P型薄膜晶体管构成的双重反相器(F1)，并采用特殊的防漏电设计，能够减少第一节点(Q(N))的漏电，避免耗尽型P型薄膜晶体管的电性对反相器输出的影响，提高栅极驱动电路的稳定性，并提高面板的集成度，进一步减小液晶显示面板的边框宽度，尤其适用于对边框宽度有较高要求的小尺寸面板。

主权项

一种PMOS栅极驱动电路，包括级联的多个GOA单元电路，每一级GOA单元电路均包括：上拉控制模块(100)、上拉模块(200)、下传模块(300)、第一下拉模块(400)、自举电容(500)、及下拉维持模块(600)；其特征在于，设N为正整数，在第N级GOA单元电路中：所述上拉控制模块(100)电性连接于第一节点(Q(N))、及下拉维持模块(600)；所述上拉控制模块(100)至少包括一个P型薄膜晶体管，至少接入上一级第N‑1级GOA单元电路的级传信号(ST(N‑1))、及恒压负电位(VSS1)；所述上拉模块(200)包括：第二十二P型薄膜晶体管(T22)，所述第二十二P型薄膜晶体管(T22)的栅极电性连接于第一节点(Q(N))，源极电性连接于第M条时钟信号(CK(M))，漏极输出扫描驱动信号(G(N))；所述下传模块(300)包括：第二十一P型薄膜晶体管(T21)，所述第二十一P型薄膜晶体管(T21)的栅极电性连接于第一节点(Q(N))，源极电性连接于第M条时钟信号(CK(M))，漏极输出级传信号(ST(N))；所述第一下拉模块(400)电性连接于第一节点(Q(N))与扫描驱动信号(G(N))，包括相互串联的第四十P型薄膜晶体管(T40)与第四十一P型薄膜晶体管(T41)，用于在非作用期间将第一节点(Q(N))的电位拉到扫描驱动信号(G(N))的电位；所述自举电容(500)的一端电性连接于第一节点(Q(N))，另一端电性连接于扫描驱动信号(G(N))；所述下拉维持模块(600)包括：一由多个P型薄膜晶体管构成的反相器(F1)，所述反相器(F1)的输入端电性连接于第一节点(Q(N))，输出端电性连接于第二节点(P(N))；第三十二P型薄膜晶体管(T32)，所述第三十二P型薄膜晶体管(T32)的栅极电性连接于第二节点(P(N))，源极电性连接于第四十一P型薄膜晶体管(T41)的漏极，漏极电性连接于第一恒压正电位(VDD1)；第四十二P型薄膜晶体管(T42)，所述第四十二P型薄膜晶体管(T42)的栅极电性连接于第二节点(P(N))，漏极电性连接于第一节点(Q(N))，源极电性连接于第八十二P型薄膜晶体管(T82)的漏极；第八十二P型薄膜晶体管(T82)，所述第八十二P型薄膜晶体管(T82)的栅极电性连接于第一节点(Q(N))，源极电性连接于恒压负电位(VSS1)，漏极电性连接于第八十一P型薄膜晶体管(T81)的漏极；第八十一P型薄膜晶体管(T81)，所述第八十一P型薄膜晶体管(T81)的栅极电性连接于第二节点(P(N))，源极电性连接于第二恒压正电位(VDD2)，漏极电性连接于第八十二P型薄膜晶体管(T82)的漏极；所述第一恒压正电位(VDD1)低于第二恒压正电位(VDD2)。