[发明专利]层叠半导体集成电路装置

摘要

涉及层叠半导体集成电路装置，通过廉价的结构缩小用于层叠的三维空间，并且提供足够的电源质量。在第1半导体集成电路装置上设置在厚度方向上贯通第1半导体基体并且与第1电源电位连接的第1贯通半导体区域，以及与第2电源电位连接的第2贯通半导体区域，层叠第2半导体集成电路装置，该第2半导体集成电路装置具有分别与第1贯通半导体区域和第2贯通半导体区域连接的第1电极和第2电极。

主权项

1.一种层叠型半导体集成电路装置，其特征在于，该层叠型半导体集成电路装置至少具有第1半导体集成电路装置和第2半导体集成电路装置，该第1半导体集成电路装置具有：厚度为10μm以下的第1半导体基体；第1n型半导体区域，其设于所述第1半导体基体，设置有包括晶体管在内的元件；第1p型半导体区域，其设于所述第1半导体基体，设置有包括晶体管在内的元件；第1贯通半导体区域，其在厚度方向上贯通所述第1半导体基体，并且与第1电源电位连接；以及第2贯通半导体区域，其在厚度方向上贯通所述第1半导体基体，并且与第2电源电位连接，该第2半导体集成电路装置与所述第1半导体集成电路装置形成层叠构造，具有：与第1贯通半导体区域电连接的第1电极；以及与所述第2贯通半导体区域连接的第2电极，所述第1贯通半导体区域和所述第2贯通半导体区域具有高杂质浓度，并且所述第1贯通半导体区域和所述第2贯通半导体区域的电阻值为3mΩ以下。